分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路，根據(jù)不同設(shè)計(jì)的需要，我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，有時(shí)要求等占空比，有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有
2010-09-03 17:04:20
2442 
本文設(shè)計(jì)了基于65 nm 工藝的五分頻器， 產(chǎn)生一個(gè)占空比為50%的五分頻信號(hào)。對(duì)該電路的設(shè)計(jì)不以追求高速度為惟一目標(biāo)
2011-11-25 15:07:248335 
本文首先介紹了各種分頻器的實(shí)現(xiàn)原理，并在FPGA開發(fā)平臺(tái)上通過VHDL文本輸入和原理圖輸入相結(jié)合的方式，編程給出了仿真結(jié)果。最后通過對(duì)各種分頻的分析，利用層次化設(shè)計(jì)思想，綜合設(shè)計(jì)出了一種基于FPGA的通用數(shù)控分頻器，通過對(duì)可控端口的調(diào)節(jié)就能夠?qū)崿F(xiàn)不同倍數(shù)及占空比的分頻器。
2015-05-07 09:43:164685 
假設(shè)時(shí)鐘分頻是N,則設(shè)置一個(gè)計(jì)數(shù)器，計(jì)數(shù)長(zhǎng)度是N(即從0計(jì)數(shù)到N-1)，然后在計(jì)數(shù)器為計(jì)數(shù)到(N-1)/2的時(shí)候，翻轉(zhuǎn)一下分頻時(shí)鐘信號(hào)。
2020-11-06 13:59:479658 
FPGA CPLFPGA CPLD 數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享摘要：在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對(duì)時(shí)序控制的抽象度也相應(yīng)
2012-08-11 10:17:18
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FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享
2014-06-21 19:33:20
FPGACPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享
2012-08-07 21:46:49
初學(xué)FPGA，聽說分頻貌似挺重要，是必備的基礎(chǔ)技能。小白的我今天就從奇偶分頻開始我的FPGA學(xué)習(xí)成長(zhǎng)之路偶數(shù)分頻很簡(jiǎn)單的哈，打字蠻累的，直接上代碼/*************6分頻
2016-03-30 11:35:51
`基于FPGA+的任意小數(shù)分頻器的設(shè)計(jì)基于FPGA的多種分頻設(shè)計(jì)與實(shí)現(xiàn)基于FPGA的小數(shù)分頻器的實(shí)用Verilog 實(shí)現(xiàn)基于FPGA 的通用分頻用Verilog+HDL實(shí)現(xiàn)基于FPGA的通用分頻
2012-02-03 15:02:31
`FPGA核心板電路設(shè)計(jì)架構(gòu)本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 核心板除了一顆昂貴
2015-04-20 11:25:47
FPGA布線開關(guān)的電路設(shè)計(jì)1 研究方法及其條件假定2 導(dǎo)通晶體管布線開關(guān)設(shè)計(jì) 2．1導(dǎo)通晶體管布線開關(guān)尺寸優(yōu)化2．2 導(dǎo)通晶體管存在的問題及其改進(jìn)3 三態(tài)緩沖布線開關(guān)的設(shè)計(jì)3．1三態(tài)緩沖器尺寸優(yōu)化3．2 三態(tài)緩沖布線開關(guān)的缺點(diǎn)及其改進(jìn)4 各種布線開關(guān)性能比較及其建議
2011-03-02 09:50:16
FPGA控制的PS2接口電路設(shè)計(jì)
2021-03-07 11:47:27
FPGA板級(jí)電路設(shè)計(jì)五要素本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 和純粹基于PC機(jī)的各種軟件編程
2019-01-25 06:27:02
FPGA的IRIG-B(DC)碼產(chǎn)生電路設(shè)計(jì)FPGA的IRIG-B(DC)碼產(chǎn)生電路設(shè)計(jì).doc
2012-08-11 10:34:15
（1）熟悉ISEFoundation設(shè)計(jì)流程和軟件操作，使用FPGA完成復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)；（2）掌握基于Verilog的組合和時(shí)序邏輯電路的設(shè)計(jì)方法；（3）學(xué)習(xí)利用數(shù)控分頻器設(shè)計(jì)硬件電子琴實(shí)驗(yàn)
2018-07-03 00:38:48
淺談FPGA在安全產(chǎn)品中有哪些應(yīng)用？
2021-05-08 06:36:39
電路設(shè)計(jì)[FPGA]設(shè)計(jì)經(jīng)驗(yàn)
2012-05-23 19:49:45
電路設(shè)計(jì)[FPGA]設(shè)計(jì)經(jīng)驗(yàn)
2012-08-20 15:37:36
電路設(shè)計(jì)[FPGA]設(shè)計(jì)經(jīng)驗(yàn)
2019-01-03 14:19:28
關(guān)于EAD課設(shè)，設(shè)計(jì)時(shí)鐘電路，分頻電路，5個(gè)小燈，的電路設(shè)計(jì)求電路圖，或拐角連接圖
2013-03-11 21:22:50
【摘要】：介紹了基于FPGA的任意分頻系數(shù)的分頻器的設(shè)計(jì),該分頻器能實(shí)現(xiàn)分頻系數(shù)和占空比均可以調(diào)節(jié)的3類分頻:整數(shù)分頻、小數(shù)分頻和分?jǐn)?shù)分頻。所有分頻均通過VHDL語言進(jìn)行了編譯并且給出了仿真圖。本
2010-04-26 16:09:01
中從電子設(shè)計(jì)的外圍器件逐漸演變?yōu)閿?shù)字系統(tǒng)的核心。伴隨著半導(dǎo)體工藝技術(shù)的進(jìn)步，FPGA器件的設(shè)計(jì)技術(shù)取得了飛躍發(fā)展及突破。分頻器通常用來對(duì)某個(gè)給定的時(shí)鐘頻率進(jìn)行分頻，以得到所需的時(shí)鐘頻率。在設(shè)計(jì)數(shù)字電路
2019-10-08 10:08:10
源三分頻電路設(shè)計(jì)[hide][/hide]
2009-06-22 10:52:05
請(qǐng)問有誰做過測(cè)試電路設(shè)計(jì)？用FPGA與單片機(jī)混合的電路！求交流，我QQ是724657165
2014-08-12 19:21:29
醫(yī)療行業(yè)搞硬件開發(fā)，有用到FPGA，經(jīng)理一直強(qiáng)調(diào)這塊電路要注意，但也沒說有啥，想問一下FPGA在電路設(shè)計(jì)上需要注意什么？
2020-08-27 08:08:17
在復(fù)雜數(shù)字邏輯電路設(shè)計(jì)中，經(jīng)常會(huì)用到多個(gè)不同的時(shí)鐘信號(hào)。介紹一種通用的分頻器，可實(shí)現(xiàn)2～256 之間的任意奇數(shù)、偶數(shù)、半整數(shù)分頻。首先簡(jiǎn)要介紹了FPGA 器件的特點(diǎn)和應(yīng)用范
2009-11-01 14:39:19
78 以太網(wǎng)到多路E1適配電路設(shè)計(jì)及FPGA實(shí)現(xiàn)
摘要：介紹了一種基于現(xiàn)場(chǎng)可編程門陣列（FPGA）的以太網(wǎng)數(shù)據(jù)-多路E1反向復(fù)用器同步電路設(shè)計(jì)，分析了FPGA具體實(shí)現(xiàn)過程中的一些常
2009-11-13 20:59:0022 本文介紹了一種能夠完成半整數(shù)和各種占空比的奇/偶數(shù)和的通用的分頻器設(shè)計(jì)，并給出了本設(shè)計(jì)在Altera公司的FLEX10K系列EPF10K10LC84-3型FPGA芯片中實(shí)現(xiàn)后的測(cè)試數(shù)據(jù)和設(shè)計(jì)硬件的測(cè)
2009-12-19 16:25:0965 基于FPGA 的等占空比任意整數(shù)分頻器的設(shè)計(jì)
給出了一種基于FPGA 的等占空比任意整數(shù)分頻電路的設(shè)計(jì)方法。首先簡(jiǎn)要介紹了FPGA 器件的特點(diǎn)和應(yīng)用范圍, 接著討論了一
2010-02-22 14:22:3239 簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例,介紹了在MaxPlusII開發(fā)軟件下,利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過
2010-07-17 17:55:5736 摘要：簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸
2006-03-13 19:36:44869 
用VHDL語言實(shí)現(xiàn)3分頻電路
標(biāo)簽/分類：
眾所周知，分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相
2007-08-21 15:28:165527
1/60分頻電路
2008-06-29 22:16:512244 
二進(jìn)分頻鏈路電路圖
2009-03-29 09:56:06707 
分頻鏈路電路圖
2009-03-29 09:56:31625 
任意分頻電路圖
2009-04-09 12:02:352758 
簡(jiǎn)單的分頻電路
2009-04-11 10:19:521865 
脈沖分頻電路
1·分頻點(diǎn)指分頻器高通、帶通和低通濾波器之間的分界點(diǎn)，常用頻率來表示，單位為赫茲。分頻點(diǎn)應(yīng)根據(jù)各頻段揚(yáng)聲
2009-06-12 14:22:313726 
分頻電路
在一個(gè)揚(yáng)聲器系統(tǒng)里，人們把箱體、分頻電路、揚(yáng)聲器單元稱為揚(yáng)聲器系統(tǒng)的三大件，而分頻電路對(duì)揚(yáng)聲器系統(tǒng)能否高質(zhì)量地還原電聲信號(hào)起著
2009-06-12 14:35:106578 
摘要：介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時(shí)間基準(zhǔn)而設(shè)計(jì)的一種新型高頻時(shí)鐘扇出電路。該電路利用FPGA芯片來實(shí)現(xiàn)對(duì)高頻時(shí)鐘的分頻
2009-06-20 12:41:041238 
摘 要： 本文通過在QuartursⅡ開發(fā)平臺(tái)下，一種能夠?qū)崿F(xiàn)等占空比、非等占空比整數(shù)分頻及半整數(shù)分頻的通用分頻器的FPGA設(shè)計(jì)與實(shí)現(xiàn)，介紹了利用VHDL硬件描
2009-06-20 12:43:07562 
摘要：簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸
2009-06-20 12:45:00627 
用VHDL語言實(shí)現(xiàn)3分頻電路(占空比為2比1)
分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖
2009-06-22 07:46:337831 什么是分頻電路
2009-06-22 07:51:225386 
10分頻電路
任意分頻電路圖
2009-06-22 08:04:3315654 
有源二分頻電路圖：分頻點(diǎn)在250MHZ，上圖僅為一個(gè)聲道，另
2009-09-17 14:47:066132 
FPGA設(shè)計(jì)工具淺談
作為一個(gè)負(fù)責(zé)FPGA企業(yè)市場(chǎng)營銷團(tuán)隊(duì)工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)
2009-10-10 07:46:04429 基于FPGA的次聲波合成的電路設(shè)計(jì)
摘要：次聲波是頻率在10一～20Hz的波，在生物醫(yī)學(xué)、氣象學(xué)、軍事等領(lǐng)域有著廣泛應(yīng)用前景，此頻段
2009-10-25 09:53:541525 
基于AD7543和FPGA的數(shù)/模轉(zhuǎn)換電路設(shè)計(jì)
引 言
數(shù)／模轉(zhuǎn)換(D／A)電路，是數(shù)字系統(tǒng)中常用的電路之一，其主要作用是把數(shù)字信號(hào)轉(zhuǎn)換成模擬信
2009-11-17 09:57:191843 基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)
引言
分頻器在CPLD/FPGA設(shè)計(jì)中使用頻率比較高,盡管目前大部分設(shè)計(jì)中采用芯片廠家集成的鎖相環(huán)資源 ,但是對(duì)于要求
2009-11-23 10:39:481139 
二階分頻器低通單元電路
二階(雙元件)低通分頻器電路結(jié)構(gòu)如圖1所示。
分析了應(yīng)用于倍頻電路的預(yù)置可逆分頻器的工作原理，推導(dǎo)了觸發(fā)器的驅(qū)動(dòng)函數(shù)。并建立了基于simulink 和FPGA 的分頻器模型，實(shí)驗(yàn)結(jié)果表明分頻器可以實(shí)現(xiàn)預(yù)置模和可逆分頻功能，滿足倍
2011-08-17 16:50:451896 
本文給出了分頻技術(shù)通用模型。并結(jié)合最新的一些分頻技術(shù)，提出了一種基于FPGA全新的分頻系統(tǒng)的設(shè)計(jì)方法，簡(jiǎn)單的介紹了設(shè)計(jì)的思路、原理及其算法，并對(duì)該方案的性能進(jìn)行了分析，
2011-11-08 18:03:32137 提出了一種基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法，介紹了現(xiàn)有分頻方法的局限性，提出一種新的基于兩級(jí)計(jì)數(shù)器的分頻實(shí)現(xiàn)方法，給出了該設(shè)計(jì)方法的設(shè)計(jì)原理以及實(shí)現(xiàn)框圖
2011-11-09 09:36:22121 給出了一種基于FPGA的分頻電路的設(shè)計(jì)方法．根據(jù)FPGA器件的特點(diǎn)和應(yīng)用范圍，提出了基于Verilog的分頻方法．該方法時(shí)于在FPGA硬件平臺(tái)上設(shè)計(jì)常用的任意偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻
2011-11-09 09:49:33355 介紹了一種基于FPGA的雙模前置小數(shù)分頻器的分頻原理及電路設(shè)計(jì),并用VHDL編程實(shí)現(xiàn)分頻器的仿真.
2011-11-29 16:43:0648 基于FPGA的超聲波傳感器前端電路設(shè)計(jì)..
2016-01-04 17:03:5514 基于FPGA的慣性平臺(tái)測(cè)試保護(hù)電路設(shè)計(jì)..
2016-01-04 17:03:557 基于FPGA的光電系統(tǒng)同步自適應(yīng)電路設(shè)計(jì)與實(shí)現(xiàn)
2016-01-04 17:03:5510 電路設(shè)計(jì)[FPGA]設(shè)計(jì)經(jīng)驗(yàn)，有需要的下來看看
2016-05-20 11:16:3546 用 Verilog實(shí)現(xiàn)基于FPGA 的通用分頻器的設(shè)計(jì)時(shí)鐘分頻包括奇數(shù)和偶數(shù)分頻
2016-07-14 11:32:4745 基于FPGA的串口通信電路設(shè)計(jì)
2017-01-24 17:30:1333 數(shù)字電路設(shè)計(jì)方案中DSP與FPGA的比較與選擇
2017-01-18 20:39:1315 最近正在準(zhǔn)備找工作，由于是做FPGA開發(fā)，所以verilog實(shí)現(xiàn)技術(shù)分頻電路是一道經(jīng)常出現(xiàn)的題目，三分頻，五分頻電路等等；經(jīng)過一下午時(shí)間總結(jié)出了一個(gè)通用電路，可以實(shí)現(xiàn)任意奇數(shù)分頻電路。
2017-02-09 14:21:082571 分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相環(huán)資源，如賽靈思（Xilinx）的DLL.來進(jìn)行時(shí)鐘的分頻，倍頻以及相移。
2017-02-11 12:33:4010916 在論壇里有人發(fā)帖子，問關(guān)于FPGA的硬件電路問題，我想涉及到這個(gè)問題的基本都是硬件工程師或者在讀學(xué)生，所以我介紹一下我是怎么學(xué)習(xí)FPGA的硬件電路設(shè)計(jì)的吧！
2017-02-11 12:55:1125430 分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相環(huán)資源，如賽靈思（Xilinx）的DLL.來進(jìn)行時(shí)鐘的分頻，倍頻以及相移。
2017-02-11 13:36:3612409 
基于FPGA的壓電陀螺數(shù)字化檢測(cè)電路設(shè)計(jì)_李國斌
2017-03-19 19:07:170 DSP和FPGA的HDLC協(xié)議通訊電路設(shè)計(jì)
2017-10-19 14:46:117 受外部周期信號(hào)激勵(lì)的震蕩，其頻率恰為激勵(lì)信號(hào)頻率的純分?jǐn)?shù)，都叫做分頻。實(shí)現(xiàn)分頻的電路或裝置稱為“分頻器”。（純分?jǐn)?shù)：只有分?jǐn)?shù)部分，即小于1的分?jǐn)?shù)，如3/4就是，而一又五分之四（1+4/5）就不是。）
2017-11-02 10:53:0235807 本文主要介紹了音響二分頻器電路圖（六款模擬電路設(shè)計(jì)原理圖詳解）。分頻器就是一個(gè)由電容器和電感線圈構(gòu)成的濾波網(wǎng)。高音通道只讓高頻信號(hào)經(jīng)過而阻止低頻信號(hào)；低音通道正好相反，只讓低音經(jīng)過而阻止高頻
2018-02-01 10:08:01246623 本文主要介紹了電子分頻器電路圖大全（六款電子分頻器電路設(shè)計(jì)原理圖詳解）。從工作原理看，分頻器就是一個(gè)由電容器和電感線圈構(gòu)成的濾波網(wǎng)。高音通道只讓高頻信號(hào)經(jīng)過而阻止低頻信號(hào)；低音通道正好相反，只讓低音
2018-03-02 09:41:17123621 
基于FPGA的調(diào)焦電路設(shè)計(jì)方案資料下載
2018-05-07 15:53:089 采用有源分頻器可以降低對(duì)功放帶寬的要求；省去了大功率的LC元件；分頻點(diǎn)也易于調(diào)整，且可以獲得比功率分頻更佳的效果。這里介紹兩種有源二分頻器電路。如圖9-4所示為有源二分頻器組成的功放電路
2018-08-10 16:19:3720189 
音箱分頻器設(shè)計(jì)中分頻點(diǎn)確定在何處，決定于喇叭單元的額定功率、頻響范圍和個(gè)人的音色取向。
2019-02-26 14:11:0835849 中國大學(xué)MOOC
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時(shí)序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。
2019-08-06 06:08:003083 中國大學(xué)MOOC
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時(shí)序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。
2019-12-02 07:08:002118 
分頻就是用同一個(gè)時(shí)鐘信號(hào)通過一定的電路結(jié)構(gòu)轉(zhuǎn)變成不同頻率的時(shí)鐘信號(hào)。而二分頻就是通過有分頻作用的電路結(jié)構(gòu)，在時(shí)鐘每觸發(fā)2個(gè)周期時(shí)，電路輸出1個(gè)周期信號(hào)。
2019-10-08 09:05:0022247 
從分頻方式看可以分為兩種，一種是主動(dòng)分頻（PassiveCrossover），或者叫電子分頻，也可以叫外置分頻、有源分頻；另一種是被動(dòng)分頻 （ActiveCrossover），或者叫功率分頻，也可以叫內(nèi)置分頻、無源分頻。
2019-10-08 10:37:4211681 
使用計(jì)數(shù)器來做分頻，首先計(jì)數(shù)。例如采用16計(jì)數(shù)器。每來一次外部時(shí)鐘，記一次數(shù)，當(dāng)計(jì)數(shù)到16時(shí)，計(jì)數(shù)器輸出一個(gè)方波。然后重新計(jì)數(shù)。當(dāng)再次達(dá)到16時(shí)再次輸出，這樣就形成了16分頻。
2019-10-08 10:44:1036237 兩路兩分頻系統(tǒng)的中低音/高音的分頻點(diǎn)的選擇，除了要遵循關(guān)于中低音，高音的特性選擇外，一般地，在汽車音響中由于兩分頻系統(tǒng)的單元距離較遠(yuǎn)，分頻點(diǎn)宜低不宜高，這可以盡量避免中低音的指向性
2019-10-09 09:29:4921667 
FPGA設(shè)計(jì)有別于DSP和ARM系統(tǒng)，相比之下較為靈活和自由。主要是設(shè)計(jì)構(gòu)思好專用管腳的電路，通用I/O的連接可以自身定義。因而，FPGA電路設(shè)計(jì)中會(huì)有一些獨(dú)特的方法能夠參照。
2020-03-20 15:53:361531 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的硬件電路設(shè)計(jì)教程和FPGA平臺(tái)資料簡(jiǎn)介包括了：FPGA技術(shù)概述；主流FPGA器件介紹；VIRTEX-5 FPGA電路設(shè)計(jì)；V4LX160 FPGA平臺(tái)介紹；
2020-07-06 18:11:22158 簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例，介紹了在MaxPlusII開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過程和方法。該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方便、便于系統(tǒng)升級(jí)的特點(diǎn)。
2021-03-16 09:45:5310 音響中分頻器和功放有兩種連接方式。一種是電子分頻器（有源分頻），既前級(jí)出來后進(jìn)入分頻器，然后單聲道分雙路或者三路分別送往各功放輸出給音箱，對(duì)于立體聲而言，單聲道功放最少也是四臺(tái)，甚至6臺(tái)。
2021-05-01 17:55:0024141 
利用FPGA的在系統(tǒng)下載或重新配置功能，可以在電路設(shè)計(jì)和調(diào)試時(shí)改變整個(gè)電路的硬件邏輯關(guān)系，而不需要改變印制電路板的結(jié)構(gòu)。
2021-05-12 10:46:1025 一種基于FPGA的分頻器的實(shí)現(xiàn)說明。
2021-05-25 16:57:0816 基于CPLD/FPGA的半整數(shù)分頻器設(shè)計(jì)方案
2021-06-17 09:37:0221 FPGA CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享.(電源技術(shù)發(fā)展怎么樣)-FPGA CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享? ? ? ? ? ? ? ? ? ??
2021-09-18 10:58:0351 分頻電路是一種重要的電路，在許多電子設(shè)備中，例如音響設(shè)備、頻率合成器等，需要各種不同頻率的信號(hào)進(jìn)行協(xié)同工作，常用的方法是以穩(wěn)定度高的晶體振蕩器為主振源，通過變換得到各種頻率信號(hào)，其中，分頻器是一種主要變換手段。
2022-10-31 16:14:413350 
上一篇文章時(shí)鐘分頻系列——偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻，IC君介紹了各種分頻器的設(shè)計(jì)原理，其中分?jǐn)?shù)分頻器較為復(fù)雜，這一篇文章IC君再跟大家聊聊分?jǐn)?shù)分頻的具體設(shè)計(jì)實(shí)現(xiàn)。
2023-04-25 14:47:441028 
FPGA分頻器是一種常用于數(shù)字信號(hào)處理、通信系統(tǒng)、雷達(dá)系統(tǒng)等領(lǐng)域的電路，其作用是將信號(hào)分成多個(gè)頻段。
2023-05-22 14:29:441032 
基于FPGA的高頻時(shí)鐘的分頻和分頻設(shè)計(jì)
2023-08-16 11:42:470 是用于滿足設(shè)計(jì)的需求。 分頻：產(chǎn)生比板載時(shí)鐘小的時(shí)鐘。 倍頻：產(chǎn)生比板載時(shí)鐘大的時(shí)鐘。 二：分頻器的種類 對(duì)于分頻電路來說，可以分為整數(shù)分頻和小數(shù)分頻。 整數(shù)分頻：偶數(shù)分頻和奇數(shù)分頻。 小數(shù)分頻：半整數(shù)分頻和非半整數(shù)分頻。 三：分頻器的思想 采用計(jì)數(shù)器的思想實(shí)
2023-11-03 15:55:02471 
電子發(fā)燒友網(wǎng)站提供《FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享.pdf》資料免費(fèi)下載
2023-11-21 11:03:123 分頻的過程涉及到將一個(gè)高頻信號(hào)轉(zhuǎn)換成頻率更低的信號(hào)。例如，如果原始信號(hào)的頻率是F，經(jīng)過2分頻后，新信號(hào)的頻率將是F/2。
2024-02-17 15:36:00213 
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