PAL之后是PLD，PLD和PAL器件非常相似，但是加入了一些其他特性，成為真正的可編程器件，而且更實用。該器件區(qū)別于簡單PAL器件的主要進(jìn)步是它含有全面可編程宏單元，以及可變乘積項分配。

　　宏單元提供多種可編程選擇，實現(xiàn)乘積和輸出。可編程宏單元還能夠反饋至陣列或者使用輸出引腳作為輸入。靈活的PLD宏單元成為實現(xiàn)邏輯功能真正實用的器件，第一款PLD如圖1.6所示。

　　圖1.6 第一款PLD示意圖

　　PLD理念進(jìn)一步擴(kuò)展便產(chǎn)生了CPLD。與由多個PAL和宏單元構(gòu)成的PLD相似，CPLD包含多個和I/O引腳連接的PLD邏輯模塊，彼此之間通過可編程互連架構(gòu)進(jìn)行連接，如圖1.7所示。這種措施可在一個器件中提高邏輯數(shù)量。

　　圖1.7 CPLD結(jié)構(gòu)圖

　　CPLD中的邏輯模塊通常被稱為邏輯陣列模塊（LAB），每個LAB就像一個PLD。CPLD LAB一般含有4到20個宏單元。LAB中的可編程陣列非常類似于PAL或者PLD陣列。

　　然而，CPLD和PLD中的可變乘積項分配不同，CPLD LAB中的宏單元通常包括額外的與門邏輯，這些邏輯直接反饋回陣列。這一額外的邏輯可用于形成額外的乘積項，名為擴(kuò)展項。擴(kuò)展邏輯產(chǎn)生的額外乘積項可用于當(dāng)前的宏單元中，以擴(kuò)展邏輯功能。

　　其他宏單元還可以共享使用擴(kuò)展項。這樣，對于需要乘積項的宏單元而言，只建立一次乘積項即可，而不必每次都建立。這是減少邏輯浪費更高效的方法，如圖1.8所示。

　　圖1.8 CPLD LAB中的宏單元

　　注意：使用擴(kuò)展項邏輯的缺點是由擴(kuò)展乘積項導(dǎo)致的額外時延，而使用擴(kuò)展項邏輯的時延是已知的。因此，放置邏輯和進(jìn)行時序分析時，應(yīng)對此進(jìn)行考慮。

　　除了LAB，CPLD中的其他結(jié)構(gòu)與PAL和PLD相似，但配置更高級。LAB之間的互連被稱為可編程互連陣列，即PI或者PIA。PI與PAL和PLD中的可編程陣列相似，使用了相同的編程技術(shù)。而PI提供了LAB之間以及LAB和I/O引腳之間數(shù)據(jù)傳送需要的所有走線。

　　通過PI，任何LAB的輸入和輸出都可以連接至任一其他LAB或者I/O。這是實現(xiàn)非常靈活的可編程器件的關(guān)鍵。CPLD相對于PLD的另一改進(jìn)是加入了單獨的I/O控制模塊。在PLD中，I/O引腳直接連接至邏輯。在CPLD中，PI將I/O引腳和器件的主要邏輯分開。I/O引腳有自己的控制邏輯來實現(xiàn)多種特性，任一引腳有多種I/O標(biāo)準(zhǔn)，輸入、輸出，或者雙向工作，并不需要迫使某些引腳只能用做輸入。

　　CPLD相對于PLD最大的優(yōu)點在于邏輯數(shù)量及布線選擇。LAB邏輯和PI是全面可編程的，在單片器件中具有很大的設(shè)計靈活性。CPLD的I/O特性和功能遠(yuǎn)遠(yuǎn)超出了PLD的簡單I/O，在I/O怎樣工作上提供更多的選項和控制功能。

　　與PAL和PLD一樣，CPLD在電路板上電時即可瞬時接通工作。它們具有很低的成本，占用了很少的電路板面積。非易失EEPROM編程體系結(jié)構(gòu)使其非常適合使用在系統(tǒng)編程方法進(jìn)行測試和調(diào)試，不需要在電路板上電時對其進(jìn)行重新編程。目前的Altera CPLD包括MAX 3000和7000系列器件，以及MAX II和MAX IIZ系列。