altera fpga/cpld設計 基礎篇結合作者多年工作經驗，系統地介紹了FPGA/CPLD的基本設計方法。在介紹FPGA/CPLD概念的基礎上，介紹了Altera主流FPGA/CPLD的結構與特點，并通過豐富的實例講解Quartus II與ModelSim、Synplify Pro等常用EDA工具的開發(fā)流程。
altera fpga/cpld設計 基礎篇附帶兩張光盤：光盤1中收錄了Altera Quartus II Web版軟件，讀者可以安裝使用；光盤2中收錄了本書所有實例的完整工程、源代碼、詳細操作步驟和使用說明文件，便于讀者邊學邊練，提高實際應用能力。
altera fpga/cpld設計 基礎篇可作為高等院校通信工程、電子工程、計算機、微電子與半導體等專業(yè)的教材，也可作為硬件工程師和IC工程師的實用工具書。

第1章 FPGA/CPLD簡介
1.1 可編程邏輯設計技術簡介
1.1.1 可編程邏輯器件發(fā)展簡史
1.1.2 可編程邏輯器件分類
1.2 FPGA/CPLD的基本結構
1.2.1 FPGA的基本結構
1.2.2 CPLD的基本結構
1.2.3 FPGA和CPLD的比較
1.3 FPGA/CPLD的設計流程
1.4 FPGA/CPLD的常用開發(fā)工具
1.5 下一代可編程邏輯設計技術展望
1.5.1 下一代可編程邏輯器件硬件上的四大發(fā)展趨勢
1.5.2 下一代EDA軟件設計方法發(fā)展趨勢
1.6 小結
1.7 問題與思考
第2章 Altera FPGA/CPLD的結構
2.1 Altera高密度FPGA
2.1.1 主流高端FPGA——Stratix
2.1.2 內嵌高速串行收發(fā)器的FPGA Stratix GX
2.1.3 新一代90nm高端FPGA StratiX II
2.2 Altera低成本FPGA.
2.2.1 主流低成本FPGA Cyclone
2.2.2 新一代低成本FPGA Cyclone II
2.3 Altera的CPLD器件
2.3.1 主流的CPLD MAX 3000A
2.3.2 CPLD的革 MAX II
2.4 小結
2.5 問題與思考
第3章 Altera Quartus II開發(fā)流程
3.1 Quartus II軟件綜述
3.1.1 Quartus II軟件的特點及支持的器件
3.1.2 Quartus II軟件的工具及功能簡介
3.1.3 Quartus II軟件的用戶界面
3.2 設計輸入
3.2.1 設計輸入方式
3.2.2 設計規(guī)劃
3.2.3 設計輸入文件實例
3.2.4 設計約束
3.3 綜合
3.3.1 使用Quartus II軟件集成綜合
3.3.2 控制綜合
3.3.3 綜合實例
3.3.4 第三方綜合工具
3.4 布局布線
3.4.1 設置布局布線參數
3.4.2 布局布線實例
3.4.3 增量布局布線
3.4.4 反標保留分配
3.5 仿真
3.5.1 指定仿真器設置
3.5.2 建立矢量源文件
3.5.3 仿真實例
3.5.4 第三方仿真工具
3.6 編程與配置
3.6.1 建立編程文件
3.6.2 器件編程和配置
3.7 小結
3.8 問題與思考
第4章 Altera的IP工具
4.1 IP的概念、Altera的IP
4.1.1 IP的概念
4.1.2 Altera可提供的IP
4.1.3 Altera IP在設計中的作用
4.2 使用Altera的基本宏功能
4.2.1 定制基本宏功能
4.2.2 實現基本宏功能
4.2.3 設計實例
4.3 使用Altera的IP核
4.3.1 定制IP核
4.3.2 實現IP核
4.3.3 設計實例
4.4 小結
4.5 問題與思考
第5章 Quartus II的常用輔助設計工具
5.1 I/O分配驗證
5.1.1 I/O分配驗證功能簡介
5.1.2 I/O分配驗證流程
5.1.3 用于I/O分配驗證的輸入
5.1.4 運行I/O分配驗證
5.2 功率分析
5.2.1 Excel.based功率計算器
5.2.2 Simulation-based功率估算
5.3 RTL閱讀器
5.3.1 RTL閱讀器簡介
5.3.2 RTL閱讀器用戶界面
5.3.3 原理圖的分頁和模塊層次的切換
5.3.4 過濾原理圖
5.3.5 將原理圖中的節(jié)點定位到源設計文件
5.3.6 在原理圖中查找節(jié)點或網線
5.3.7 使用RTL閱讀器分析設計中的問題
5.4 SignalProbe及SignalTap II邏輯分析器
5.4.1 SignalProbe
5.4.2 SignalTap II邏輯分析器
5.5 時序收斂平面布局規(guī)劃器(Timing Closure Floorplan)
5.5.1 使用Timing Closure Floorplan分析設計
5.5.2 使用Timing Closure Floorplan優(yōu)化設計
5.6 Chip Editor底層編輯器
5.6.1 Chip Editor功能簡介
5.6.2 使用Chip Editor的設計流程
5.6.3 Chip Editor視圖
5.6.4 資源特性編輯器
5.6.5 Chip Editor的一般應用
5.7 工程更改管理(ECO)
5.7.1 ECO簡介
5.7.2 ECO的應用范圍
5.7.3 ECO的操作流程
5.7.4 使用Change Manager查看和管理更改
5.7.5 ECO驗證
5.8 小結
5.9 問題與思考
第6章 編程與配置
6.1 配置Altera FPGA
6.1.1 配置方式
6.1.2 主動串行(AS)
6.1.3 被動串行(PS)
6.1.4 快速被動并行(FPP)
6.1.5 被動并行異步(PPA)
6.1.6 JTAG配置方式
6.1.7 ByteBlaster II下載電纜
6.1.8 配置芯片
6.2 配置文件和軟件支持
6.2.1 軟件支持
6.2.2 配置文件
6.3 單板設計及調試注意事項
6.3.1 配置的可靠性
6.3.2 單板設計要點
6.3.3 調試建議
6.4 小結
6.5 問題與思考
第7章 MAX+PLUS II過渡到Quartus II
7.1 MAX+PLUS II與Quartus II的功能比較
7.2 轉換MAX+PLUS II設計
7.2.1 改變GUI風格
7.2.2 轉換MAX+PLUS II工程
7.2.3 查看新工程
7.2.4 導入MAX+PLUS II配置文件
7.3 編輯工程
7.3.1 修改設計芯片
7.3.2 設置編譯選項
7.4 編譯
7.4.1 運行編譯器
7.4.2 查看工程結構
7.4.3 編譯報告
7.5 時序分析
7.5.1 時序設置
7.5.2 運行時序分析器
7.5.3 時序分析指定路徑
7.5.4 時序約束布局器
第9章 刀路的模擬、校驗和后置處理
9.1 模擬刀路
9.2 校驗刀路
9.3 后置處理
9.4 加工文檔
9.5 總結
附錄A
A.1 Cimatron快捷鍵
A.2 Cimatron主菜單參數設置
A.3 FILE-SETUP設置
A.4 NC常見旗標含義
A.5 Cimatron數據轉換
A.6 數控加工工藝卡