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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>用VHDL語言在CPLD/ FPGA上實現(xiàn)浮點運算

      用VHDL語言在CPLD/ FPGA上實現(xiàn)浮點運算

      2009-07-28 | rar | 92 | 次下載 | 10積分

      資料介紹

      　介紹了用VHDL 語言在硬件芯片上實現(xiàn)浮點加/ 減法、浮點乘法運算的方法,并以Altera
      公司的FLEX10K系列產(chǎn)品為硬件平臺,以Maxplus II 為軟件工具,實現(xiàn)了6 點實序列浮點加/ 減法運算和浮點乘法運算.

      　隨著CPLD 和FPGA 的出現(xiàn)以及EDA 技術(shù)的成熟,采用CPLD/ FPGA 實現(xiàn)數(shù)字信號處理的
      方法已經(jīng)顯示出巨大的潛力. 由于CPLD/ FPGA 器件具備在線可編程能力,克服了專用處理器靈活性方面的不足,同時兼?zhèn)淞烁咚俸偷统杀镜膬?yōu)點,使CPLD/ FPGA 在數(shù)字信號處理領(lǐng)域得到廣泛應(yīng)用[1 ,2 ] . 近年來,高密度可編程器件CPLD/ FPGA 的集成度、速度不斷提高,設(shè)計手段更加完善. Xilinx 公司的XC4000 系列和Altera 公司的FLEX10K系列都提供了5 萬門以上,超過100 MHz 工作頻率以及多達500 個管腳的FPGA 產(chǎn)品,可以按照用戶的要求設(shè)計出有多附加功能的專用DSP 代替品[3 ] .
      浮點數(shù)的運算是數(shù)字信號處理的最基本的運算,浮點數(shù)具備動態(tài)范圍大的特點,但是由于
      浮點運算器件的電路比較復(fù)雜,所以大多數(shù)的EDA 軟件目前尚不支持浮點運算,浮點運算器件只能自行設(shè)計,在設(shè)計過程還要考慮運算精度、運算速度、資源占用、設(shè)計復(fù)雜度的折衷.

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