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介紹了PCI 9054 接口芯片的性能及數(shù)據(jù)傳輸特點(diǎn)，提出了一種基于PCI 9054 外擴(kuò)異
步FIFO（先進(jìn)先出）的FPGA（現(xiàn)場(chǎng)可編程門陣列）實(shí)現(xiàn)方法。由于PCI 9054 內(nèi)部FIFO
存儲(chǔ)器主要用于數(shù)據(jù)的讀寫控制，容量有限，不能滿足半實(shí)物仿真系統(tǒng)數(shù)據(jù)傳輸?shù)囊?。因此，本文利用FPGA 來實(shí)現(xiàn)外擴(kuò)異步FIFO 的方法。該方法采用模塊化的設(shè)計(jì)思想，用FPGA作為系統(tǒng)的控制核心，解決了半實(shí)物仿真系統(tǒng)數(shù)據(jù)傳輸過程中由計(jì)算機(jī)中斷而引起的數(shù)據(jù)傳輸間歇性問題。
步FIFO（先進(jìn)先出）的FPGA（現(xiàn)場(chǎng)可編程門陣列）實(shí)現(xiàn)方法。由于PCI 9054 內(nèi)部FIFO
存儲(chǔ)器主要用于數(shù)據(jù)的讀寫控制，容量有限，不能滿足半實(shí)物仿真系統(tǒng)數(shù)據(jù)傳輸?shù)囊?。因此，本文利用FPGA 來實(shí)現(xiàn)外擴(kuò)異步FIFO 的方法。該方法采用模塊化的設(shè)計(jì)思想，用FPGA作為系統(tǒng)的控制核心，解決了半實(shí)物仿真系統(tǒng)數(shù)據(jù)傳輸過程中由計(jì)算機(jī)中斷而引起的數(shù)據(jù)傳輸間歇性問題。
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