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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用FPGA設(shè)計(jì)SDH的設(shè)備時(shí)鐘詳細(xì)原理和測(cè)試資料概述

      如何使用FPGA設(shè)計(jì)SDH的設(shè)備時(shí)鐘詳細(xì)原理和測(cè)試資料概述

      2018-11-02 | rar | 0.74 MB | 次下載 | 免費(fèi)

      資料介紹

      　　介紹了一種采用FPGA 設(shè)計(jì)的SDH 設(shè)備時(shí)鐘的構(gòu)成及設(shè)計(jì)原理; 并給出了相關(guān)的測(cè)試結(jié)果; 測(cè)試結(jié)果表明該SDH 設(shè)備時(shí)鐘完全滿足ITU- T G.813 建議規(guī)范的各項(xiàng)時(shí)鐘指標(biāo)要求。

      　　SDH 設(shè)備時(shí)鐘（SEC）是SDH 光傳輸系統(tǒng)的重要組成部分， 是SDH 設(shè)備構(gòu)建同步網(wǎng)的基礎(chǔ)， 也是同步數(shù)字體系（SDH）可靠工作的前提。SEC 的核心部件由鎖相環(huán)構(gòu)成。網(wǎng)元通過鎖相環(huán)跟蹤同步定時(shí)基準(zhǔn)， 并通過鎖相環(huán)的濾波特性對(duì)基準(zhǔn)時(shí)鐘在傳輸過程中產(chǎn)生的抖動(dòng)和漂移進(jìn)行過濾。而當(dāng)基準(zhǔn)源不可用時(shí)， 則由SEC 提供本地的定時(shí)基準(zhǔn)信息， 實(shí)現(xiàn)高質(zhì)量的時(shí)鐘輸出。

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