資料介紹
摘要:本文描述了通用異步收發(fā)機UART(Universal Asynchronous Receive Transmitter)
核的一種優(yōu)化設計實現(xiàn)的設計流程。通過采用劃分功能模塊使結(jié)構(gòu)直觀清晰并且簡化了設計流程。該UART 核采用VerilogHDL 語言描述其功能,對RTL 級實現(xiàn)優(yōu)化,解決了多時鐘、亞穩(wěn)態(tài)和毛刺等問題。用SYNOPSYS 軟件仿真、驗證和綜合、優(yōu)化生成的IP(Intellectual Property)核可以很方便地嵌入到ASIC/SoC 設計中。
關鍵詞:UART,SoC,VerilogHDL 語言,驗證與綜合
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