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利用Virtex-5 FPGA迎接存儲器接口設(shè)計挑戰(zhàn):在不支持新的接口協(xié)議時，存儲器接口設(shè)計師總是試圖支持越來越快的接口總線速度。目前，源同步雙數(shù)據(jù)速率 (DDR)存儲器件，例如 DDR2 SDRAM、QDR IISRAM 和 RLDRAM II，給設(shè)計師帶來了芯片級和板級的設(shè)計挑戰(zhàn)。更高的時鐘頻率導(dǎo)致數(shù)據(jù)有效窗口迅速縮小。信號完整性、時鐘抖動、存儲器不確定性、可變的片上延遲、PCB 的走線偏斜失配以及其它因素，對如何在更小的數(shù)據(jù)有效窗口下滿足時序要求帶來了較大的影響。
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