Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

　　使用Verilog描述硬件的基本設(shè)計(jì)單元是模塊（module）。構(gòu)建復(fù)雜的電子電路，主要是通過(guò)模塊的相互連接調(diào)用來(lái)實(shí)現(xiàn)的。模塊被包含在關(guān)鍵字module、endmodule之內(nèi)。實(shí)際的電路元件。Verilog中的模塊類似C語(yǔ)言中的函數(shù)，它能夠提供輸入、輸出端口，可以實(shí)例調(diào)用其他模塊，也可以被其他模塊實(shí)例調(diào)用。模塊中可以包括組合邏輯部分、過(guò)程時(shí)序部分。例如，四選一的多路選擇器，就可以用模塊進(jìn)行描述。它具有兩個(gè)位選輸入信號(hào)、四個(gè)數(shù)據(jù)輸入，一個(gè)輸出端，在Verilog中可以表示為：

　　module mux （out， select， in0， in1， in2， in3）;output out;input ［1:0］ select;input in0， in1， in2， in3;//具體的寄存器傳輸級(jí)代碼endmodule

　　ALU：Arithmetic Logic Unit，算術(shù)邏輯單元的全稱是Arithmetic Logic Unit，是處理器中的一個(gè)功能模塊，用來(lái)執(zhí)行諸如加減乘除以及寄存器中的值之間的邏輯運(yùn)算，通常在一般的處理器上被設(shè)成一個(gè)周期運(yùn)行一次上升沿，這主要是由附屬于ALU的輸入輸出寄存器以及在ALU輸入處插入旁路乘法器來(lái)決定的?！　entinum 4的ALU令人十分吃驚，Intel竟然使用0.18微米鋁連接技術(shù)制造出了延遲時(shí)間少于0.35ns的Rapid Execution Engine（快速執(zhí)行引擎），其中包括了載入/存儲(chǔ)地址生成器，可以在上下沿同時(shí)進(jìn)行時(shí)序運(yùn)算，使用了這種ALU，從理論上來(lái)講處理器的計(jì)算可以增加到兩倍。從而使運(yùn)算速度大大加快。