一、高速串行總線(xiàn)基本知識(shí)

　　并行總線(xiàn)之所以在高速傳輸上被串行總線(xiàn)取代的原因就在于：第一，系統(tǒng)時(shí)鐘的瓶頸；第二，總線(xiàn)間的串?dāng)_。要達(dá)到上Gbps的傳輸速率，對(duì)于并行總線(xiàn)而言，勢(shì)必時(shí)鐘頻率要達(dá)到GHz，就算是使用DDR方式，其系統(tǒng)時(shí)鐘頻率之高，在板級(jí)分布之困難，使得我們望而卻步。而動(dòng)輒幾十條走線(xiàn)等長(zhǎng)的排布，可控的串?dāng)_，幾乎也是不可能完成的任務(wù)，而不斷增加的時(shí)鐘頻率，又對(duì)等長(zhǎng)走線(xiàn)要求越來(lái)越嚴(yán)格，并行總線(xiàn)的瓶頸似乎變得非常的突出。

　　串行總線(xiàn)沒(méi)有時(shí)鐘。或是說(shuō)在串行總線(xiàn)收發(fā)兩端，不需要同步時(shí)鐘。這是串行總線(xiàn)最突出的一個(gè)特點(diǎn)。這是這個(gè)特點(diǎn)，一舉將并行構(gòu)架的瓶頸打破，數(shù)據(jù)速率可謂突飛猛進(jìn)！最新在PC行業(yè)的動(dòng)向是8Gbps的PCIEGen3。而在通信行業(yè)，超過(guò)IOGbps的串行總線(xiàn)早己在使用了。

　　對(duì)于高速串行系統(tǒng)的驗(yàn)證與測(cè)試和傳統(tǒng)的信號(hào)測(cè)試有自己特殊的之處，傳統(tǒng)信號(hào)測(cè)試關(guān)心信號(hào)的模擬特征，包括時(shí)序和幅度方面特性的考察。對(duì)于并行總線(xiàn)而言，時(shí)序的方面的測(cè)量最主要以建立／保持時(shí)間為主，為了滿(mǎn)足接收端能否正確的鎖存數(shù)據(jù)，數(shù)據(jù)和時(shí)鐘的時(shí)序必須滿(mǎn)足建立／保持時(shí)間的要求，否則會(huì)產(chǎn)生誤碼。對(duì)于高速串行系統(tǒng)而言，測(cè)試的目的也是為了驗(yàn)證系統(tǒng)是否滿(mǎn)足設(shè)計(jì)要隸的誤碼水平。并行和串行的差別就在于發(fā)送端和接收端對(duì)數(shù)據(jù)鎖存的處理和時(shí)鐘的傳輸上的差異。串行系統(tǒng)在發(fā)送斷通過(guò)串行發(fā)送器將數(shù)據(jù)按照Tx clk的節(jié)拍發(fā)送到總線(xiàn)上，在接收端必須能夠從數(shù)據(jù)中恢復(fù)出時(shí)鐘，并且用該時(shí)鐘鎖存數(shù)據(jù)，進(jìn)行解碼。在串行系統(tǒng)中，我們不再關(guān)心時(shí)鐘和數(shù)據(jù)信號(hào)之間的時(shí)序，而是關(guān)心在發(fā)送端是否能否嚴(yán)格按照時(shí)鐘節(jié)拍發(fā)送數(shù)據(jù)；在接收端能否恢復(fù)出時(shí)鐘；在互連層面關(guān)心傳輸線(xiàn)對(duì)信號(hào)完整性，特別是抖動(dòng)的影響。