D-PHY簡(jiǎn)介

　　D-PHY，是MIPI 協(xié)議中的一項(xiàng)，D-PHY提供了對(duì)DSI （串行顯示接口）和CSI（串行攝像頭接口）在物理層上的定義D-PHY 描述了源同步，高速，低功耗的物理層。

　　D-PHY的數(shù)據(jù)傳輸率不是固定的，500-1000 Mbit/s。D-phy取名自羅馬數(shù)字500 “D”。

D-PHY百科

　　D-PHY，是MIPI 協(xié)議中的一項(xiàng)，D-PHY提供了對(duì)DSI （串行顯示接口）和CSI（串行攝像頭接口）在物理層上的定義D-PHY 描述了源同步，高速，低功耗的物理層。

　　D-PHY的數(shù)據(jù)傳輸率不是固定的，500-1000 Mbit/s。D-phy取名自羅馬數(shù)字500 “D”。

　　PHY：

　　一條時(shí)鐘通道

　　一條或多條數(shù)據(jù)通道

　　三條主通道類(lèi)型為：

　　單向時(shí)鐘通道

　　單向數(shù)據(jù)通道

　　雙向數(shù)據(jù)通道

　　傳輸模式包括：

　　低功率信號(hào)模式，用于控制

　　高速信號(hào)模式，用于快速數(shù)據(jù)傳輸

　　針對(duì)A測(cè)試出來(lái)的Failed項(xiàng)目：1.3.7 ， 1.3.6 ， 1.4.7 ， 1.4.6 ，這些項(xiàng)目都是電壓幅值過(guò)高。

　　{0x6a，0x77}修改為{0x6a，0x32} ，這個(gè)修改是改動(dòng)MIPI接口的驅(qū)動(dòng)能力，適當(dāng)降低驅(qū)動(dòng)能力可以降低信號(hào)的電壓幅值。

　　2.針對(duì)A測(cè)試出來(lái)Failed項(xiàng)目：1.3.15，該項(xiàng)目是指MIPI的一個(gè)時(shí)序過(guò)大。

　　增加了{(lán)0x7b，0x02} ，修改這個(gè)寄存器就是修改相應(yīng)的MIPI時(shí)序，使之達(dá)到標(biāo)準(zhǔn)值之內(nèi)。

　　3.關(guān)于B測(cè)試出來(lái)的還有三項(xiàng)Failed，這里做出說(shuō)明：

　　1） 關(guān)于1.3.2 LP Exit： DATA TX THS-PREPARE，該項(xiàng)目也是關(guān)于MIPI時(shí)序的，我們測(cè)試出來(lái)的值約為125ns，標(biāo)準(zhǔn)約為60ns~116ns，超出一些。

　　PS:ComplianceTimingMin is based on 40ns+4*UI. ComplianceTimingMax is based on 85ns+6*UI，我們GC0339的MIPI clk為96Mhz，所以UI=5.21ns。

　　但是該時(shí)序?qū)τ贛IPI數(shù)據(jù)傳輸影響不大，在該時(shí)序后面還有一段THS-ZERO的時(shí)序，這兩段時(shí)間里面都是沒(méi)有數(shù)據(jù)傳輸?shù)摹?/p>

　　即使在這段時(shí)間里面存在有數(shù)據(jù)的誤讀，在MIPI傳輸協(xié)議里面還需要有一個(gè)同步頭（0x1d），在接收到的信號(hào)中檢測(cè)到該同步頭后才會(huì)真正開(kāi)始接收數(shù)據(jù)。

　　所以這個(gè)時(shí)序超過(guò)一些對(duì)于MIPI傳輸影響甚微，理論上不會(huì)造成數(shù)據(jù)傳輸失敗。

　　另外我們的1.3.3 LP Exit： DATA TX THS-PREPARE+THS-ZERO，這項(xiàng)是PASS的，真正的數(shù)據(jù)傳輸是在這段時(shí)序之后。

　　2） 關(guān)于1.3.5 HS Data TX Differential Voltage Mismatch （Pulse）和1.4.5 HS Clock TX Differential Voltage Mismatch （Pulse），這兩項(xiàng)Failed其實(shí)指的是同一個(gè)情況，分別出現(xiàn)在Data Lane和Clock Lane上。