如何利用Tcl腳本在Manage IP方式下實(shí)現(xiàn)對(duì)IP的高效管理

在Vivado下，有兩種方式管理IP。一種是創(chuàng)建FPGA工程之后，在當(dāng)前工程中選中IP Catalog，生成所需IP，這時(shí)相應(yīng)的IP會(huì)被自動(dòng)添加到當(dāng)前工...

2024-04-22 標(biāo)簽：FPGATCLVivado 797 0

如何在AMD Vivado? Design Tool中用工程模式使用DFX流程？

本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過(guò)程中要把具體...

2024-04-17 標(biāo)簽：TCLRTLVivado 836 0

使用Altera Interface Planner高效設(shè)計(jì)FPGA引腳布局

Altera Interface Planner 用于探索設(shè)備的外設(shè)架構(gòu)，并高效地分配接口。通過(guò)實(shí)時(shí)進(jìn)行擬合和合法性檢查，防止非法引腳分配。

2024-03-22 標(biāo)簽：pcbFPGA設(shè)計(jì)Altera 2519 0

自動(dòng)化構(gòu)建環(huán)境在FPGA設(shè)計(jì)中的應(yīng)用

為了加快實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動(dòng)化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計(jì)結(jié)果，Missing Link Elec...

2024-02-20 標(biāo)簽：fpgaHDLTCL 427 0

有哪幾種方法可以對(duì)Saber MAST模型進(jìn)行加密呢？

為保護(hù)知識(shí)產(chǎn)權(quán)，我們有時(shí)候需要對(duì)自己所建的模型進(jìn)行加密，加密使得別人無(wú)法讀取模型的部分源代碼。

2023-12-05 標(biāo)簽：電阻器TCLDOS命令 716 0

Calibredrv教程：如何提取版圖中指定Layer到另一個(gè)GDS中

如果有多層，可以按著Ctrl進(jìn)行選擇，如果想取消選中還是按著Ctrl再選一遍。

2023-11-28 標(biāo)簽：TCL版圖腳本 3682 0

vivado主界面及設(shè)計(jì)流程

Vivado設(shè)計(jì)主界面，它的左邊是設(shè)計(jì)流程導(dǎo)航窗口，是按照FPGA的設(shè)計(jì)流程設(shè)置的，只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行，就會(huì)完成從設(shè)計(jì)輸入到最后下載到開發(fā)...

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器TCL 2939 0

利用Tcl腳本節(jié)省編譯時(shí)間

這篇博文介紹了多種自動(dòng)生成報(bào)告的有效途徑，以便您在嘗試對(duì)設(shè)計(jì)中特定階段所耗用的編譯時(shí)間進(jìn)行調(diào)試時(shí)使用，例如，自動(dòng)報(bào)告加載設(shè)計(jì)約束的時(shí)間、每條命令的持續(xù)時(shí)...

2023-09-15 標(biāo)簽：調(diào)試TCL編譯時(shí)間 801 0

如何用Python實(shí)現(xiàn)Vivado和ModelSim仿真自動(dòng)化？

我們?cè)赪indows系統(tǒng)下使用Vivado的默認(rèn)設(shè)置調(diào)用第三方仿真器比如ModelSim進(jìn)行仿真時(shí)，一開始仿真軟件都會(huì)默認(rèn)在波形界面中加載testben...

2023-09-13 標(biāo)簽：二進(jìn)制仿真仿真器 1271 0

如何在FPGA上快速搭建以太網(wǎng)？

LWIP 是使用裸機(jī)設(shè)計(jì)以太網(wǎng)的良好起點(diǎn)，在此基礎(chǔ)上我們可以輕松調(diào)整軟件應(yīng)用程序以提供更詳細(xì)的應(yīng)用程序。LWIP Echo 服務(wù)器的使用首先使我們能夠確...

2023-09-08 標(biāo)簽：fpgaFPGA設(shè)計(jì)以太網(wǎng) 1706 0

FPGA設(shè)計(jì)之tcl腳本的應(yīng)用

目前已經(jīng)學(xué)完了基礎(chǔ)實(shí)驗(yàn)，這里要介紹Quatus自帶的兩個(gè)非常重要的功能，第一個(gè)是tcl腳本，第二個(gè)是SignalTap（下一篇）。

2023-09-07 標(biāo)簽：fpgaFPGA設(shè)計(jì)TCL 2631 0

如何實(shí)現(xiàn)基于FPGA Vivado的74系列IP封裝呢？

雙擊桌面圖標(biāo)打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....

2023-07-30 標(biāo)簽：fpgaFPGA設(shè)計(jì)TCL 869 0

VCS獨(dú)立仿真Vivado IP核的問(wèn)題補(bǔ)充

在仿真Vivado IP核時(shí)分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。

2023-06-06 標(biāo)簽：仿真器VHDL語(yǔ)言TCL 1734 0

一文帶你了解Python的使用

各位ICer對(duì)面向?qū)ο蟮恼Z(yǔ)言Python想必并不陌生，作為繼Perl之后最知名，且一直持續(xù)保持著版本 更新的腳本語(yǔ)言

2023-05-23 標(biāo)簽：TCLRTLURL 900 0

用VCS跑simulation hang住了該怎么辦？

遇到此類問(wèn)題，我第一個(gè)想到的是去打印一些log看看，比如設(shè)置定時(shí)打印，調(diào)高UVM打印級(jí)別等。

2023-05-10 標(biāo)簽：TCLVCSVerdi 3262 0

Vivado調(diào)用Questa Sim仿真中存在的一些問(wèn)題

首先說(shuō)明一下Modelsim與Questa Sim都可以與Vivado聯(lián)調(diào)，也比較相似，但是Questa Sim比Modelsim功能更加廣泛

2023-05-08 標(biāo)簽：仿真器TCLVivado 5263 0

如何把Python腳本集成到GUI工具包-Tkinter

Tkinter（即 tk interface，簡(jiǎn)稱“Tk”）本質(zhì)上是對(duì) Tcl/Tk 軟件包的 Python 接口封裝，它是 Python 官方推薦的 ...

2023-05-05 標(biāo)簽：TCLGUIpython 647 0

用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程

今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列：用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程。

2023-05-05 標(biāo)簽：fpgaXilinxTCL 1069 0