現(xiàn)代雷達(dá)信號(hào)處理已成為雷達(dá)功能實(shí)現(xiàn)的關(guān)鍵，本文根據(jù)某型雷達(dá)信號(hào)處理機(jī)的系統(tǒng)需要，對(duì)其硬件結(jié)構(gòu)及軟件設(shè)計(jì)做了系統(tǒng)優(yōu)化。設(shè)計(jì)了1套以4片 TS201和1片FPGA為核心信號(hào)處理板，該系統(tǒng)僅用l副板卡即實(shí)現(xiàn)空時(shí)二維信號(hào)處理。實(shí)現(xiàn)了自適應(yīng)副瓣相消，4路脈沖壓縮與MTI／MTD，副瓣匿影和差波束測(cè)角等算法，可以完成對(duì)目標(biāo)距離，方位偏差量的測(cè)算，滿足系統(tǒng)需求。

1 系統(tǒng)組成分析

回波信號(hào)在天線上進(jìn)行部分微波合成，形成和、差通道信號(hào)及兩路輔助天線信號(hào)，進(jìn)行IQ正交插值，1／8抽取后，形成4路待測(cè)數(shù)據(jù)，數(shù)據(jù)率共為128 MB／s。系統(tǒng)算法結(jié)構(gòu)，如圖1所示，主要由旁瓣相消模塊，數(shù)字脈壓模塊，MTD處理模塊由3部分組成。和路信號(hào)MTD（FFT-CFAR）后經(jīng)副瓣匿影若判定有目標(biāo)則再由和、差兩路數(shù)據(jù)計(jì)算方位偏差量。

以雷達(dá)工作的低重頻模式為例，IQ數(shù)據(jù)為5 388點(diǎn)，重頻為140 Hz，考慮到一定的時(shí)間余量，4路信號(hào)的傳輸及處理必須在《6．7 ms的時(shí)間內(nèi)完成。因此系統(tǒng)的數(shù)據(jù)速率、數(shù)據(jù)量及運(yùn)算規(guī)模決定了系統(tǒng)設(shè)計(jì)必須具有以下特點(diǎn)：

（1）具有高性能浮點(diǎn)處理芯片，可完成旁瓣相消、脈沖壓縮、相參積累、雜波圖、恒虛警處理。

（2）內(nèi)部各處理芯片間可進(jìn)行高速數(shù)據(jù)傳遞且可外部擴(kuò)展存儲(chǔ)芯片，保存大量數(shù)據(jù)。

（3）具備對(duì)外的數(shù)據(jù)接口和控制接口，并可輸出故障檢測(cè)信號(hào)。

（4）軟件設(shè)計(jì)中必須進(jìn)行大量?jī)?yōu)化，保證上述所有處理模塊在1個(gè)脈沖周期內(nèi)完成。

2 雷達(dá)處理機(jī)實(shí)現(xiàn)

2．1 硬件平臺(tái)設(shè)計(jì)

系統(tǒng)運(yùn)算量及時(shí)間要求，信號(hào)處理板需采用多DSP并行處理的結(jié)構(gòu)，為達(dá)到高速浮點(diǎn)處理能力、高數(shù)據(jù)吞吐率及大內(nèi)存空間的要求，DSP芯片選用 ADSP-TS201，它是ADI公司最新型號(hào)的TigerSHARC架構(gòu)高性能浮點(diǎn)數(shù)字信號(hào)處理器。它具有最高達(dá)600 MHz的工作時(shí)鐘，且每周期可完成4條指令；包括雙獨(dú)立運(yùn)算模塊及用于地址計(jì)算的雙獨(dú)立整型ALU，可完全并行操作；擁有24 MB／s的片內(nèi)存儲(chǔ)器，內(nèi)存容量大；此外還有14路DMA控制器及外部端口、4個(gè)鏈路口，可進(jìn)行高速數(shù)據(jù)吞吐；擁有4個(gè)SDRAM控制器，可外部擴(kuò)展存儲(chǔ)芯片；擁有4個(gè)可編程flag引腳，可對(duì)外輸出所需標(biāo)志信號(hào)。

多DSP設(shè)計(jì)通常有共享總線方式和鏈路口耦合方式兩種結(jié)構(gòu)。共享總線結(jié)構(gòu)的優(yōu)點(diǎn)是可以提供全局地址空間，把多DSP的地址空間映射到主機(jī)的內(nèi)存空間進(jìn)行統(tǒng)一訪問(wèn)。任一DSP也可通過(guò)總線讀寫(xiě)其它處理器內(nèi)存，操作方便。然而，當(dāng)多DSP間數(shù)據(jù)交換頻繁時(shí)，總線競(jìng)爭(zhēng)往往造成數(shù)據(jù)通信的總線瓶頸，因而該方法有明顯的缺點(diǎn)。采用鏈路口耦合方式則具有明顯的優(yōu)點(diǎn)，各DSP總線獨(dú)立，擁有完全獨(dú)立的內(nèi)存空間，各DSP程序設(shè)計(jì)可完全獨(dú)立，減小了程序調(diào)試的難度。各DSP之間僅通過(guò)鏈路口無(wú)縫連接，片間連線少，降低了PCB布線難度和層數(shù)，節(jié)約了制板成本。此外，數(shù)據(jù)傳輸采用鏈路口的DMA方式并不占用DSP內(nèi)核的運(yùn)算時(shí)間，可以提高處理板的實(shí)時(shí)性能。因而采用將4片ADSP-TS201通過(guò)鏈路口兩兩互連，形成松耦合的多DSP結(jié)構(gòu)，如圖2所示。各DSP通過(guò)鏈路口可在任意兩個(gè)DSP之間進(jìn)行最高達(dá)500 MB／s的數(shù)據(jù)傳輸。

板卡主要以4片TS201與1片F(xiàn)PGA為核心，外加FLASH，SDRAM與光纖及其配置芯片協(xié)同完成數(shù)據(jù)存儲(chǔ)及傳輸。FPGA主要完成系統(tǒng)中與雷達(dá)匹配的時(shí)序控制，對(duì)板外的數(shù)據(jù)傳輸與對(duì)DSP的總線通信。FPGA通過(guò)兩套獨(dú)立的32位外部數(shù)據(jù)總線與DSP0和DSP1連接，采用流水協(xié)議，外部總線工作頻率為50 MHz，可以實(shí)現(xiàn)400 MB／s的數(shù)據(jù)傳輸速度，達(dá)到了系統(tǒng)可進(jìn)行高速數(shù)據(jù)傳輸?shù)囊?。系統(tǒng)時(shí)鐘為50 MHz，TS201經(jīng)12倍頻工作在600 MHz，單板卡的系統(tǒng)峰值處理能力可以達(dá)到14．4 Gflops，板卡運(yùn)算速度滿足了系統(tǒng)需求。

2．2 系統(tǒng)軟件設(shè)計(jì)及優(yōu)化

系統(tǒng)算法的復(fù)雜性與計(jì)算中的動(dòng)態(tài)范圍的要求，系統(tǒng)算法在DSP中軟件化設(shè)計(jì)，調(diào)試方便?；夭ń?jīng)微波合成后形成和、差路及兩路輔助通道信號(hào)，A／D采樣正交差值后形成4路數(shù)據(jù)經(jīng)光纖傳入FPGA，DSP0經(jīng)總線以DMA方式接收4路數(shù)據(jù)，并分發(fā)至其它3片DSP。各DSP單獨(dú)處理一路數(shù)據(jù)，如圖2所示，MTD后回傳至DSP1進(jìn)行副瓣匿影及門(mén)限檢測(cè)，并估算目標(biāo)方位偏差量，檢測(cè)結(jié)果由DSP1經(jīng)總線以DMA方式返還至FPGA，所有的模塊限制在1個(gè)脈沖周期內(nèi)完成，形成了圖3的軟件流程圖。

（1）數(shù)字脈沖壓縮。