集成電路可靠性——新興的競爭因素
可靠性驗(yàn)證正獲得越來越多的關(guān)注。器件和導(dǎo)體愈加小巧，器件氧化層越來越薄，電源域的數(shù)量快速增長。數(shù)字內(nèi)容的顯著增加正滲透到汽車、醫(yī)療和通信領(lǐng)域?qū)煽啃砸筝^高的應(yīng)用中。
集成電路可靠性的技術(shù)和市場(chǎng)推動(dòng)因素
最早的可靠性檢查是對(duì)集成電路版圖進(jìn)行目測(cè)，確定哪些結(jié)構(gòu)可能出問題，然后進(jìn)行調(diào)整。這種方法不再奏效。設(shè)計(jì)工作量大，而且非常復(fù)雜，人工檢查方法太不可靠。競爭環(huán)境要求設(shè)計(jì)人員根據(jù)仿真和經(jīng)驗(yàn)，采用技術(shù)節(jié)點(diǎn)留出明顯的余量，優(yōu)化性能、占用空間和可靠性。
相比預(yù)防外部因素（例如靜電放電）引起的重大故障，設(shè)計(jì)人員現(xiàn)在必須處理好更不易察覺的設(shè)備退化。與快速明顯的硬故障不同，這些可靠性故障隨著時(shí)間的推移而逐漸顯現(xiàn)出來，通常難以預(yù)測(cè)。一旦某件產(chǎn)品被認(rèn)為并不可靠，便可能很難改變市場(chǎng)對(duì)它的看法。
行業(yè)內(nèi)目前正在更仔細(xì)地研究集成電路可靠性問題，以確定需要注意的方面并事先了解其對(duì)設(shè)計(jì)余量的影響。美國靜電放電協(xié)會(huì) （ESD Association） 撰寫了一份關(guān)于靜電放電檢查的技術(shù)報(bào)告［1］，旨在幫助行業(yè)做好更充分的準(zhǔn)備來處理設(shè)計(jì)過程中常見的靜電放電問題。Reliability Simulation Council 也在研究其它方法來提高集成電路設(shè)計(jì)的可靠性。
更換代工廠或改用不同的工藝節(jié)點(diǎn)可能有損專門方法的效率。在這些關(guān)鍵時(shí)候，一套嚴(yán)格完善的最佳操作方法對(duì)于維持生產(chǎn)力和推動(dòng)力至關(guān)重要。
集成電路可靠性檢查
重要的可靠性設(shè)計(jì) （DFR） 問題包括：
時(shí)間相關(guān)介質(zhì)擊穿 （TDDB）
負(fù)偏壓溫度不穩(wěn)定性 （NBTI）
熱載流子注入 （HCI）
閾值電壓偏移 （Vt）
電遷移 （EM）
電過應(yīng)力 （EOS）
閂鎖效應(yīng)（Latch-up）
本文并不逐一詳細(xì)解釋這些機(jī)制。我們將討論一種普遍的集成電路設(shè)計(jì)可靠性檢查方法，并舉例說明這種方法如何應(yīng)用于 TDDB 和 NBTI。這種檢查方法靈活，自動(dòng)，還能以類似的方式進(jìn)行其它檢查。
傳統(tǒng)方法
添加識(shí)別層
對(duì)于傳統(tǒng)設(shè)計(jì)規(guī)則檢查 （DRC） 工具，設(shè)計(jì)人員必須通過在版圖上添加識(shí)別層，確定需要進(jìn)行可靠性檢查的實(shí)際位置。識(shí)別層用以確定需要通過具體檢查來確認(rèn)適當(dāng)?shù)?DFR 方法的實(shí)際區(qū)域，而不是將要實(shí)現(xiàn)的實(shí)際功能。
添加識(shí)別層是一個(gè)單調(diào)乏味且容易出錯(cuò)的手動(dòng)過程。識(shí)別層也增加了 DRC 工作量（延長了整體周期時(shí)間），并且難以維護(hù)。由于存在這些缺點(diǎn)，識(shí)別層無法充分確保設(shè)計(jì)具備當(dāng)今競爭市場(chǎng)所需的可靠性。
SPICE 仿真
一些可靠性檢查需要了解電路中每個(gè)節(jié)點(diǎn)的電壓。傳統(tǒng)方法采用 SPICE 仿真，提供每個(gè)節(jié)點(diǎn)的電壓和電流，因?yàn)殡娐酚梢幌盗兄С謱?duì)所有預(yù)期的工作模式進(jìn)行仿真的向量推動(dòng)。但是，SPICE 仿真特別耗時(shí)，需要大量的時(shí)間和洞察力來恰當(dāng)?shù)亟忉尯驮u(píng)估產(chǎn)生的波形。為了確保充足的覆蓋面，測(cè)試向量通常由自動(dòng)覆蓋工具產(chǎn)生。由于產(chǎn)生了眾多向量，因此在依賴人工評(píng)估技術(shù)時(shí)很容易漏掉某個(gè)問題。
可升級(jí)的解決方案的特色
設(shè)計(jì)人員需要一個(gè)強(qiáng)大的可升級(jí)自動(dòng)化物理驗(yàn)證 （PV） 解決方案，幫助各個(gè)經(jīng)驗(yàn)水平的設(shè)計(jì)人員在設(shè)計(jì)中整合可靠性檢查的最佳做法。
一款可升級(jí)的可靠性驗(yàn)證解決方案必須能夠：
體現(xiàn)物理系統(tǒng)的特色，并按照一套定義明確的最佳方法或規(guī)則進(jìn)行驗(yàn)證，
盡量避免完整模擬，以節(jié)省時(shí)間和計(jì)算資源，
讓具有專長的工程師能夠按照專業(yè)的可靠性設(shè)計(jì)方法來驗(yàn)證設(shè)計(jì)。
為了完成這些任務(wù)，可升級(jí)的可靠性驗(yàn)證工具需要一些對(duì)于物理驗(yàn)證過程來說新出現(xiàn)的關(guān)鍵功能：
通過網(wǎng)表的規(guī)則支持拓?fù)渥R(shí)別，確定需要檢查的物理結(jié)構(gòu)，
支持傳遞/連接的規(guī)則，從而在需要檢查的結(jié)構(gòu)之間建立特定關(guān)系，
能夠評(píng)估應(yīng)用于前兩個(gè)工藝結(jié)果的物理規(guī)則，
能夠與常用的物理驗(yàn)證流程相整合，簡化信息交流過程。
橋接觀點(diǎn)
可靠性檢查的關(guān)鍵難題在于架起設(shè)計(jì)過程中邏輯觀點(diǎn)與物理觀點(diǎn)之間差異的橋梁。邏輯和模擬設(shè)計(jì)人員通?？紤]原理圖和 Verilog 描述。而物理（班圖）設(shè)計(jì)人員則考慮幾何結(jié)構(gòu)、寬度、長度、特征間隔等等。他們使用的工具也會(huì)相應(yīng)變化?？煽啃詸z查需要結(jié)合這些觀念，因此給這些工具和使用工具的工程師都帶來了挑戰(zhàn)。
對(duì)于許多可靠性檢查而言，問題在于確定班圖中的哪些地方需要檢查。因?yàn)闆]有方法來縮小范圍，大多數(shù)設(shè)計(jì)會(huì)產(chǎn)生大量誤報(bào)。像識(shí)別層這樣只以物理觀點(diǎn)操作的解決方案很有限。更好的解決方案應(yīng)該可以讓設(shè)計(jì)人員現(xiàn)在網(wǎng)表里指定需要檢查的區(qū)域，然后在版圖中相應(yīng)的區(qū)域進(jìn)行必要的物理測(cè)量。
除了拓?fù)渥R(shí)別之外，設(shè)計(jì)人員還需要在整個(gè)設(shè)計(jì)過程中追蹤邏輯和物理關(guān)系。例如，要檢測(cè)因不正確的電壓域交叉導(dǎo)致違反柵擊穿電壓限制的情況，設(shè)計(jì)人員必須能夠在靜態(tài)模式下向設(shè)計(jì)中的所有節(jié)點(diǎn)傳遞供應(yīng)電壓（以避免耗時(shí)的模擬）。之后，設(shè)計(jì)人員可以使用拓?fù)渥R(shí)別來消除原本擁有多個(gè)電源域連接的結(jié)構(gòu)（例如電平轉(zhuǎn)換電路），消除誤報(bào)并且得到快速高效的結(jié)果。
實(shí)例：TDDB 檢查演示
這種 TDDB 檢查采用的是 Calibre? PERC? 可靠性驗(yàn)證工具。圖1顯示的是電路包含 PMOS 和 NMOS 薄柵氧化層，它們通過直接和非直接連接為電源域 VDD2 和 VSS2 提供電源。非直接連接可能會(huì)貫穿另一個(gè)晶體管、二極管、電阻器或其它電路元件，成為設(shè)計(jì)審核階段不易察覺的“缺失”路徑，特別是當(dāng)非直接路徑貫穿的是設(shè)計(jì)層級(jí)不明顯的情況下的其它地方的電路。子電路 （VDD/VSS） 本身的局部電源連接可以在更大規(guī)模的設(shè)計(jì)中看到。還必須對(duì)在其它方面已經(jīng)得到驗(yàn)證的 IP 模塊的外部連接進(jìn)行評(píng)估。
圖1：采用 Calibre PERC 的 TDDB 檢查法：檢查的是通過直接和非直接路徑到 VDD2/VSS2 的薄柵氧器件。
為確定不安全的薄柵氧器件，設(shè)計(jì)人員對(duì)這個(gè)檢查方法進(jìn)行了定義（下面顯示的是偽代碼）：
定義設(shè)計(jì)中的電源域。
定義哪些電源域?qū)Ρ叛跗骷恰安话踩钡摹?/p>
定義薄柵氧MOS器件的類型和襯底類型。檢查這些薄柵氧MOS器件中“source”、“drain”、“bulk”到電源域的連接性。
a. 評(píng)估直接和非直接路徑。
b. 把那些連接到“不安全”電源域的薄柵氧MOS標(biāo)識(shí)為錯(cuò)誤。
復(fù)雜的系統(tǒng)通常存在多個(gè)電源域，這就需要通過復(fù)雜的設(shè)計(jì)規(guī)則來確定哪些電源域是安全的，以及什么條件下才是安全的。
驗(yàn)證MOS器件的bulk端的連接性對(duì)判斷一個(gè)電路是否容易受到與電源域相關(guān)的可靠性問題的影響非常重要。圖2顯示的是，一個(gè)不當(dāng)?shù)腷ulk 端的連接是如何因?yàn)閎ulk電壓的上升而讓 PMOS 柵易受到 NBTI 的影響的。
圖2：采用 Calibre PERC 的 TDDB 檢查法：一個(gè)具有高壓路徑的薄柵氧 PMOS（型號(hào)：pmos_lv）可能會(huì)導(dǎo)致 NTBI 。
與現(xiàn)有的可靠性技術(shù)相比， Calibre PERC 這樣的自動(dòng)化可靠性驗(yàn)證工具可以保證現(xiàn)在的設(shè)計(jì)不僅能夠被生產(chǎn)出來，而且性能在其整個(gè)生命周期中一直很穩(wěn)定（表1）。
有了存檔、維護(hù)和改進(jìn)可靠性驗(yàn)證方法的集中式自上而下的方法（一般由某個(gè) CAD 或 QA 部門掌握）后，這個(gè)部門應(yīng)當(dāng)（通過一個(gè)公共設(shè)計(jì)規(guī)則平臺(tái)）在工具中采用新的可靠性檢查，并向集成電路設(shè)計(jì)和驗(yàn)證人員推廣配置好的工具。
自下而上的方法通常最初由小的設(shè)計(jì)小組開始采用這些新工具并結(jié)合自身的檢查規(guī)則來提高他們驗(yàn)證任務(wù)的效率和有效性。在他們的成果發(fā)布后，會(huì)有更多的人需要這項(xiàng)新技術(shù)。在某個(gè)時(shí)間點(diǎn)，CAD 部門會(huì)加入進(jìn)來提供支持，以減輕本地支持負(fù)擔(dān)，并為所有用戶提供統(tǒng)一的經(jīng)驗(yàn)。
結(jié)論
集成電路的可靠性驗(yàn)證工作并非易事，但它正迅速變成一項(xiàng)至為關(guān)鍵的能力，能否創(chuàng)建出能夠提供長期可靠性的成功集成電路產(chǎn)品便在此一舉。為了做好這件事，您必須對(duì)這項(xiàng)工作給予明確的關(guān)注，并采用你認(rèn)為最有效的工具。