引言

??FPGA 芯片架構(gòu)是非常重要的，如果你不了解 FPGA 芯片內(nèi)部的詳細(xì)架構(gòu)，那么：

• 你便對于你自己的設(shè)計一無所知，
• 你將不懂如何去實現(xiàn)資源的優(yōu)化，
• 你也不懂如何合理調(diào)用內(nèi)部模塊，
• 你更不懂如何去權(quán)衡速度與面積，
• 那么你的 HDL 語言就跟 C 一樣...
• 所以，我們必須了解一下其架構(gòu)：

??如下所示，這是部件號 Part 為 XC7A100TFGG484-2 的 FPGA 芯片內(nèi)部的整體架構(gòu)（基于 Xilinx Vivado 的觀測角度），在這里，按照不同的時鐘域劃分的話（時鐘域，顧名思義就是不同頻率不同相位的時鐘所劃分的不同區(qū)域模塊），通常根據(jù)不同的工藝、器件速度及其對應(yīng)的時鐘進(jìn)行劃分，如劃分為 8 個區(qū)域；按照不同的資源類型劃分的話，就是按照不同的資源部件的不同功能進(jìn)行劃分，如劃分成 10 種資源；按照不同的模塊劃分的話，F(xiàn)PGA 芯片架構(gòu)可以劃分為 6 大模塊。

Xilinx FPGA 芯片架構(gòu)

一、輸入輸出塊（IOB）（Input Output Block）

??為了便于管理和適應(yīng)多種電氣標(biāo)準(zhǔn)，F(xiàn)PGA 的 IOB 被劃分為若干個組（Bank），每個 Bank 的接口標(biāo)準(zhǔn)由其接口電壓 VCCO 決定；一個 Bank 只能有一種 VCCO，而不同 Bank 的 VCCO 可以不同；只有相同電氣標(biāo)準(zhǔn)和物理特性的端口才能連接在一起，VCCO 電壓相同是接口標(biāo)準(zhǔn)的基本條件。

??IOB 為芯片內(nèi)部邏輯和芯片外部輸入和輸出信號提供接口，可編程為輸入、輸出和雙向 IO 三種方式。（通過 RTL 代碼中信號的定義和引腳的約束即可實現(xiàn)）

二、可配置邏輯塊（CLB）（Configurable Logic Block）

??在 Xilinx 公司的 FPGA 器件中，一個 CLB 由 2 個或 4 個相同的 Slice 和附加邏輯組成。Slice 是 FPGA 的基本邏輯單元，Slice 又分為 SLICEL（Logic）和 SLICEM（Memory）。

??SLICEL 和 SLICEM 內(nèi)部都各自包含了 4 個 6 輸入查找表（LUT6）、3 個數(shù)據(jù)選擇器（Mux）、1 個進(jìn)位鏈（Carry Chain）和 8 個寄存器（Register）。查找表和數(shù)據(jù)選擇器完成組合邏輯功能，寄存器（可配置成觸發(fā)器或鎖存器）完成時序邏輯功能。

• 查找表：6 輸入查找表類似于一個容量（深度）為 64 的 ROM（2^6 = 64）（工藝上是珍貴的 SRAM 資源，哎，這就是 FPGA 通常不會出現(xiàn)在量產(chǎn)的手機(jī)行業(yè)里的原因，就是太昂貴了）。6 輸入表示輸入地址位寬為 6 bits，更通俗地講就是地址線有 6 根；對于查找表，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表（LUT）（Look Up Table）結(jié)構(gòu)，所以 LUT 本質(zhì)上就是一個 RAM。當(dāng)用戶通過原理圖或 HDL 語言描述了一個邏輯電路以后，F(xiàn)PGA 開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，列成一個真值表的形式，并把真值表（即輸入對應(yīng)的輸出邏輯）事先寫入 RAM（寫入 RAM 的過程即為 Bitstream 配置的過程，數(shù)據(jù)的載入），這樣，每輸入一個信號進(jìn)行邏輯運算就等價于輸入一個地址進(jìn)行查表（軟件中稱為索引），找出地址對應(yīng)的內(nèi)容，然后輸出即可（思考一下，單片機(jī)的程序計數(shù)器 PC 的取值不也是這樣的嗎，CPU 的程序數(shù)據(jù)指令的載入不也是這樣的嗎）。
• 數(shù)據(jù)選擇器：數(shù)據(jù)選擇器一般在 FPGA 配置后就固定下來了。
• 進(jìn)位鏈：超前進(jìn)位加法器，更快的加法器的實現(xiàn)。
• 寄存器：可以配置成多種工作方式，比如 FF 或 Latch、同步復(fù)位或異步復(fù)位、復(fù)位高電平有效或低電平有效等等。SLICEM 的結(jié)構(gòu)與 SLICEL 的結(jié)構(gòu)類似，最大的區(qū)別是使用了一個新的單元代替 SLICE 中的查找表，這個新的單元可以配置為 LUT、RAM、ROM 或移位寄存器（SRL16 或 SRL32），從而可以實現(xiàn) LUT 的邏輯功能，也能做存儲單元（多個單元組合起來可以提供更大的容量）和移位寄存器（提供延遲等功能）。

??其中，SLICEM 中 LUT 的輸入端讀地址和寫地址為 8 位，高兩位可能是將 4 個 LUT 并聯(lián)一起作為一個大的 RAM 或 ROM 時用，同時 SLICEL 和 SLICEM 的 LUT 均可設(shè)為 5 位或 6 位查找表。

三、嵌入式塊 RAM（BRAM）（Block RAM）

??BRAM 可被配置為 ROM、RAM、FIFO 等常用的存儲模塊。區(qū)別于分布式 RAM（Distributed RAM），DRAM 主要由 LUT 組成的，而不占用 BRAM 的資源，分布式 RAM 也可以被配置為 ROM、RAM、FIFO 等常用的存儲模塊，但是性能不如 BRAM，畢竟 BRAM 才是專用的（在 IC 設(shè)計中，專用的才是性能較好的，例如 ASIC 就比 FPGA 性能好，GPU 就比 CPU 跑得快，但是，太專一的缺點就是不夠靈活哈哈）。所以，在 BRAM 資源不夠用的情況下，才使用分布式 RAM，或者是不追求性能的情況下。

??BRAM 由一定數(shù)量固定大小的存儲塊構(gòu)成的，使用 BRAM 資源不占用額外的邏輯資源，并且速度快性能高。然而，使用的時候消耗的 BRAM 資源只能是其塊大小的整數(shù)倍，當(dāng)你調(diào)用了 BRAM，就算你只存了一個比特也要占用一個 BRAM。 ??一個 BRAM 的大小為 36K Bits，可以分成兩個小的 RAMB18 各自為 18K Bits，以及一個大的 RAMBFIFO36 為 36K Bits，例如，總共有 135 個 BRAM，又可以分為 135 個 RAMB36 或 270 個 RAMB18。

??在 FIFO 例化的時候可以將 BRAM 設(shè)置為 FIFO 時，不會使用額外的 CLB 資源，并且這部分 RAM 是真雙口 RAM。

??FPGA 所采用的邏輯單元陣列 LCA（Logic Cell Array）的內(nèi)部主要包括可配置邏輯塊 CLB（Configurable Logic Block）、 輸入輸出塊 IOB（Input Output Block）和內(nèi)部互連線（Interconnect）三個部分；前面兩種已經(jīng)介紹完畢，接下來介紹第三種。

四、互連線資源（Interconnect）

??布線資源連通著 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別：

• 第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位的布線；
• 第二類是長線資源，用于完成芯片 Bank 間的高速信號和第二全局時鐘（局部時鐘）信號的布線；
• 第三類是短線資源，用于完成基本邏輯單元之間邏輯互連的布線；
• 第四類是分布式布線資源，用于專有時鐘、專有復(fù)位、控制信號的布線。

??想要詳細(xì)了解布局布線 Place & Route 的話，可以參考文章《數(shù)字 IC 筆試面試必考點（3）數(shù)字 IC 前端設(shè)計 + 后端實現(xiàn)》

五、內(nèi)嵌功能單元

??內(nèi)嵌功能單元主要指 DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP（Digital System Processing）（數(shù)字信號處理）、DCM（Digital Clock Manager）（提供數(shù)字時鐘管理和相位環(huán)路鎖定）、和 CPU（Central Processing Unit）軟處理核（比如 MicroBlaze 的軟核）。

??DLL 和 PLL 具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)整和相移功能。Xilinx 公司生產(chǎn)的芯片上集成了 DCM 和 DLL，Altera 公司生產(chǎn)的芯片上集成了 PLL。PLL 和 DLL 可以通過 IP 核生成的方式進(jìn)行管理和配置。

??DCM 是 FPGA 內(nèi)部處理時鐘的重要器件，他的作用主要有三個：消除時鐘偏差（Clock De-Skew）、頻率合成（Frequency Synthesis）和相位調(diào)整（Phase Shifting）；DCM 的核心器件是延時鎖相環(huán) DLL 和鎖相環(huán) PLL，它是由一串固定時延的延時器組成，每一個延時器的時延約為 30 皮秒，也就是說，DCM 所進(jìn)行的倍頻、分頻、調(diào)相的精度為 30 皮秒（DLL 由數(shù)字電路實現(xiàn)，PLL 由數(shù)?；旌想娐穼崿F(xiàn)）。

??對于時鐘，我們最好不要將兩個時鐘通過一個與門或者或門操作（等等的一些邏輯操作），這樣的話就很可能會產(chǎn)生毛刺，影響系統(tǒng)穩(wěn)定性，如果要對時鐘進(jìn)行操作，例如切換時鐘等，可以使用 FPGA 內(nèi)部的專用器件 BUFGMUX（原語 Primitives）。

??現(xiàn)在越來越豐富的底層內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設(shè)計工具，具備了軟硬件聯(lián)合設(shè)計的能力，逐步向 SoC 平臺過渡。

六、內(nèi)嵌專用硬核

??內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指的是 FPGA 處理能力強大的硬核（比如 ARM Cortex-A9 的硬核），等效于 ASIC 電路。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如，主流的 FPGA 中都集成了專用的 DSP 乘法器，用于提高 FPGA 乘法器的速度；而為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器（Serdes），例如 FMC，可以達(dá)到數(shù)十 Gbps 的收發(fā)速度呢。