共讀好書(shū)

周曉陽(yáng) （安靠封裝測(cè)試上海有限公司） 摘要： 微電子技術(shù)的不斷進(jìn)步使得電子信息系統(tǒng)朝著多功能化、小型化與低成本的方向全面發(fā)展。其中封裝工藝正扮演著越來(lái)越重要的角色，直接影響著器件和集成電路的電、熱、光和機(jī)械性能，決定著電子產(chǎn)品的大小、重量、應(yīng)用方便性、壽命、性能和成本。針對(duì)集成電路領(lǐng)域先進(jìn)封裝技術(shù)的現(xiàn)狀以及未來(lái)的發(fā)展趨勢(shì)進(jìn)行了概述，重點(diǎn)針對(duì)現(xiàn)有的先進(jìn)封裝技術(shù)，如晶圓級(jí)封裝、2.5D 和 3D 集成等先進(jìn)封裝技術(shù)進(jìn)行了介紹。此外，還對(duì)封裝技術(shù)未來(lái)的發(fā)展趨勢(shì)進(jìn)行了描述，主要針對(duì)三維高密度系統(tǒng)級(jí)封裝（SiP）進(jìn)行了介紹，這也是符合未來(lái)高性能低功耗的系統(tǒng)集成電子產(chǎn)品的重要技術(shù)方案。最后，還對(duì)目前國(guó)內(nèi)先進(jìn)封裝行業(yè)進(jìn)行了簡(jiǎn)要介紹。 1 引言 隨著半導(dǎo)體產(chǎn)業(yè)的發(fā)展，摩爾定律不再能夠完全描述集成電路工藝的進(jìn)步，原有特征尺寸的等比例縮小的原則在未來(lái)的集成電路開(kāi)發(fā)中不再完全適用。大多數(shù)集成電路制造業(yè)的商業(yè)現(xiàn)實(shí)是，即便是在資本支出不斷增加的背景下，技術(shù)節(jié)點(diǎn)的變遷和晶圓尺寸的變化正在逐漸變緩。 對(duì)集成電路制造商而言，能夠保持其在更小尺寸、更低成本和更高性能等多方面的領(lǐng)先性的行之有效的方法之一就是將更先進(jìn)的芯片封裝技術(shù)整合到整個(gè)制造流程中，例如 3D 集成電路技術(shù)[1-3]。這些先進(jìn)的封裝技術(shù)相比于傳統(tǒng)的封裝技術(shù)，能夠保證質(zhì)量更高的芯片連接以及更低的功耗。盡管這些技術(shù)大多數(shù)還處于尚未完全開(kāi)發(fā)的階段，但總體而言，在未來(lái)的集成電路制造業(yè)當(dāng)中，仍然有著非常巨大的優(yōu)勢(shì)和前景[4-6]。 微電子封裝技術(shù)的發(fā)展也正是基于上述因素不斷發(fā)展壯大起來(lái)。作為集成電路產(chǎn)業(yè)中不可或缺的后道工序，微電子封裝正扮演著越來(lái)越重要的角色，關(guān)系到器件到系統(tǒng)的有效鏈接以及微電子產(chǎn)品的質(zhì)量和競(jìng)爭(zhēng)力。 按國(guó)際上主流的思想，在微電子器件的制造成本中，設(shè)計(jì)約占三分之一，芯片制造約占三分之一，封裝和測(cè)試也約占三分之一。集成電路器件規(guī)模的不斷擴(kuò)大和性能的持續(xù)提升給封裝帶來(lái)了前所未有的挑戰(zhàn)和機(jī)遇。到目前，人們已經(jīng)對(duì)封裝技術(shù)在未來(lái)集成電路領(lǐng)域的應(yīng)用投入了大量的研發(fā)力量。早在 2012 年就有研究預(yù)言，采用 2.5D 和3D 封裝技術(shù)的集成電路在五年內(nèi)將增長(zhǎng) 10 倍，從 2012 年的約 6 000萬(wàn)顆發(fā)展到 2016 年的超過(guò) 5 億顆。 對(duì)于 IC 制造商和晶圓代工廠來(lái)說(shuō)，終端封裝是半導(dǎo)體制造工藝中最小且利潤(rùn)最低的部分。整個(gè)封裝過(guò)程產(chǎn)生了一系列前端，中端和后端工作，而這些工作是在集成電路設(shè)計(jì)完成之后，芯片測(cè)試開(kāi)始之前進(jìn)行的。一些關(guān)鍵的封裝工藝包括鉆孔（蝕刻，光刻和隔離），絕緣孔中銅的填充，研磨晶片表面以暴露銅柱（露出）、凸點(diǎn)、以及芯片堆疊和測(cè)試等。 根據(jù)國(guó)際集成電路技術(shù)發(fā)展線路圖的預(yù)測(cè)，未來(lái)集成電路技術(shù)發(fā)展將集中在以下 3 個(gè)方向。 繼續(xù)遵循摩爾定律縮小晶體管特征尺寸，以繼續(xù)提升電路性能、降低功耗，即 More Moore。向多類型方向發(fā)展， 拓展摩爾定律， 即 M o r eThan Moore。整合 System on Chip（SoC，系統(tǒng)級(jí)芯片）與 System in Package（SiP，系統(tǒng)級(jí)封裝），構(gòu)建高價(jià)值集成系統(tǒng)。 在后兩個(gè)發(fā)展方向中，先進(jìn)封裝技術(shù)的重要性得到空前加強(qiáng)，先進(jìn)封裝技術(shù)的研發(fā)成為持續(xù)推進(jìn)半導(dǎo)體產(chǎn)品性能提升和功耗降低的關(guān)鍵因素，也為把不同工藝節(jié)點(diǎn)及工藝技術(shù)的不同 IC 集成到一個(gè)SoC 或 SIP 上成為可能，這也是現(xiàn)階段和今后相當(dāng)一段時(shí)間內(nèi)的最佳解決方案。 2 現(xiàn)有先進(jìn)封裝技術(shù) 封裝技術(shù)的定義為，在半導(dǎo)體開(kāi)發(fā)的最后階段，將一小塊材料（硅晶芯片，邏輯和存儲(chǔ)器）包裹在支撐外殼中，以防止物理?yè)p壞和腐蝕，并允許芯片連接到電路板的工藝技術(shù)。 典型的封裝配置包括 1980 年代的無(wú)引線芯片載體和引腳柵格陣列、2000 年代的系統(tǒng)級(jí)封裝和 PoP 封裝（package-on-package），以及最近的 2.5D 及 3D 集成電路技術(shù)，例如晶圓級(jí)封裝、倒裝芯片封裝和硅通孔技術(shù)。圖 1 展示了集成電路封裝技術(shù)近 50 年的發(fā)展歷程。

2.1 晶圓級(jí)封裝 WLP

所謂晶圓級(jí)封裝（WLP），就是在封裝過(guò)程中大部分工藝過(guò)程都是對(duì)晶圓（大圓片）進(jìn)行操作，對(duì)晶圓級(jí)封裝（WLP）的需求不僅受到更小封裝尺寸和高度的要求，還必須滿足簡(jiǎn)化供應(yīng)鏈和降低總體成本，并提高整體性能的要求。晶圓級(jí)封裝提供了倒裝芯片這一具有極大優(yōu)勢(shì)的技術(shù)，倒裝芯片中芯片面朝下對(duì)著印刷電路板（PCB），可以實(shí)現(xiàn)最短的電路徑，這也保證了更高的速度和更少的寄生效應(yīng)。另一方面，降低成本是晶圓級(jí)封裝的另一個(gè)推動(dòng)力量。器件采用批量封裝，整個(gè)晶圓能夠?qū)崿F(xiàn)一次全部封裝。在給定晶片上封裝器件的成本不會(huì)隨著每片晶片的裸片數(shù)量而改變，因?yàn)樗泄に嚩际怯醚谀９に囘M(jìn)行的加成和減法的步驟。

總體來(lái)說(shuō)， W L P 技術(shù)有兩種類型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圓級(jí)封裝。傳統(tǒng)扇入WLP 在晶圓未切割時(shí)就已經(jīng)形成在裸片上，最終的封裝器件的二維平面尺寸與芯片本身尺寸相同。器件完全封裝后可以實(shí)現(xiàn)器件的單一化分離（singulation）。因此，扇入式 WLP是一種獨(dú)特的封裝形式，并具有真正裸片尺寸的顯著特點(diǎn)。具有扇入設(shè)計(jì)的 WLP 通常用于低輸入/輸出（I/O）數(shù)量（一般小于 400）和較小裸片尺寸的工藝當(dāng)中。另一方面，隨著封裝技術(shù)的發(fā)展，逐漸出現(xiàn)了扇出式WLP。扇出 WLP 初始用于將獨(dú)立的裸片重新組裝或重新配置到晶圓工藝中，并以此為基礎(chǔ)，通過(guò)批量處理、構(gòu)建和金屬化結(jié)構(gòu)，如傳統(tǒng)的扇入式 WLP 后端處理，以形成最終封裝。圖2，圖 3 展示的是典型的扇入式和扇出式 WLP。

扇出式 WLP 可根據(jù)工藝過(guò)程分為芯片先上（Die First）和芯片后上（Die Last）, 芯片先上工藝，簡(jiǎn)單地說(shuō)就是先把芯片放上，再做布線（RDL），芯片后上就是先做布線，測(cè)試合格的單元再把芯片放上去，芯片后上工藝的優(yōu)點(diǎn)就是可以提高合格芯片的利用率以提高成品率，但工藝相對(duì)復(fù)雜。eWLB 就是典型的芯片先上的 Fanout工藝，長(zhǎng)電科技星科金朋的 Fan-out, 安靠（Amkor）的葡萄牙工廠均采用的芯片先上的工藝。TSMC 的 INFO 也是芯片先上的Fan-out 產(chǎn)品。安靠和 ASE 也都有自己成熟的芯片后上的Fan-out 工藝。

在電子設(shè)備的發(fā)展歷史中，WLP 封裝技術(shù)的推廣產(chǎn)生了很多全新的產(chǎn)品。例如得益于 WLP 的使用，摩托羅拉能夠推出其 RAZR 手機(jī)，該手機(jī)也是其推出時(shí)最薄的手機(jī)。最新型號(hào)的 iPhone 采用了超過(guò) 50 顆WLP，智能手機(jī)是 WLP 發(fā)展的最大推動(dòng)力。

隨著金線價(jià)格的上漲，一些公司也正在考慮采用 WLP 作為低成本替代方案，而不是采用引線鍵合封裝，尤其是針對(duì)更高引腳數(shù)的器件。最近幾年中，WLP 也已經(jīng)被廣泛用于圖像傳感器的應(yīng)用中。目前，硅通孔（TSV）技術(shù)已被納入用于封裝圖像傳感器的 WLP 解決方案。其他更新的封裝技術(shù)也在逐漸發(fā)展，并與現(xiàn)有的 WLP 技術(shù)進(jìn)行整合，例如三維（3D）集成技術(shù)，我們將在下一節(jié)重點(diǎn)介紹。

2.2 2.5D 與 3D 集成

現(xiàn)有的 2D 集成電路倒裝芯片和晶圓級(jí)封裝技術(shù)在過(guò)去五年中已經(jīng)顯示出了穩(wěn)健的增長(zhǎng)，并且在許多主流應(yīng)用中得到了廣泛使用，主要是高端智能手機(jī)和平板設(shè)備，這些設(shè)備必須滿足尺寸和電源管理的嚴(yán)格要求。

倒裝芯片封裝技術(shù)主要包括在制造的晶圓的頂側(cè)上施加焊接凸點(diǎn)（bump），然后集成電路可以翻轉(zhuǎn)并與外部電路上的焊點(diǎn)對(duì)齊達(dá)到連接。這種封裝形式占有的空間更少，并且提供了更高的輸入/輸出速率，因?yàn)樾酒恼麄€(gè)表面區(qū)域都可以用于互聯(lián)，而不像傳統(tǒng)的引線鍵合方法中只有外部邊緣才用來(lái)連接。

在晶圓級(jí)封裝中，集成電路還在硅工藝階段就已經(jīng)實(shí)現(xiàn)了封裝，這意味著封裝尺寸與芯片尺寸相同并且制造工藝流線化，這是因?yàn)閷?dǎo)電層和焊料凸點(diǎn)在切片之前就已經(jīng)形成了。

新興的 2 . 5 D 和 3 D 技術(shù)有望擴(kuò)展到倒裝芯片和晶圓級(jí)封裝工藝中。通過(guò)使用內(nèi)插器（interposers）和硅通孔（TSV）技術(shù)，可以將多個(gè)芯片進(jìn)行垂直堆疊。TSV 堆疊技術(shù)實(shí)現(xiàn)了在不增加 IC 平面尺寸的情況下，融合更多的功能到 IC 中，允許將更大量的功能封裝到 IC 中而不必增加其平面尺寸，并且內(nèi)插器層用于縮短通過(guò)集成電路中的一些關(guān)鍵電通路來(lái)實(shí)現(xiàn)更快的輸入和輸出。因此，使用先進(jìn)封裝技術(shù)封裝的應(yīng)用處理器和內(nèi)存芯片將比使用舊技術(shù)封裝的芯片小約 30％ 或40％，比使用舊技術(shù)封裝的芯片快 2～3 倍，并且可以節(jié)省高達(dá) 40％或者更多的功率。

2.5D 和 3D 技術(shù)的復(fù)雜性以及生產(chǎn)這些芯片的IC 制造商（Fab）和外包封裝/測(cè)試廠商的經(jīng)濟(jì)性意味著 IDM 和代工廠仍需要處理前端工作，而外包封裝/測(cè)試廠商仍然最適合處理后端過(guò)程，比如通過(guò)露出、凸點(diǎn)、堆疊和測(cè)試。外包封裝/測(cè)試廠商的工藝與生產(chǎn)主要依賴于內(nèi)插件的制造，這是一種對(duì)技術(shù)要求較低的成本敏感型工藝。

但是如圖 4 所示，中間產(chǎn)生了一個(gè)灰色地帶，IC 制造商（Fab）可能需要重新考慮他們?cè)谶@個(gè)生產(chǎn)階段的角色，探索在承擔(dān)更高流程和實(shí)施成本以及通過(guò)提高性能和競(jìng)爭(zhēng)優(yōu)勢(shì)之間的權(quán)衡，并盡早采用 2.5D IC 和 3D IC 技術(shù)。

3D 集成技術(shù)作為 2010 年以來(lái)得到重點(diǎn)關(guān)注和廣泛應(yīng)用的封裝技術(shù)，通過(guò)用 3D 設(shè)備取代單芯片封裝，可以實(shí)現(xiàn)相當(dāng)大的尺寸和重量降低。這些減少量的大小部分取決于垂直互連密度和可獲取性（accessibility）和熱特性等。據(jù)報(bào)道，與傳統(tǒng)包裝相比，使用 3D 技術(shù)可以實(shí)現(xiàn) 40～50 倍的尺寸和重量減少。舉例來(lái)說(shuō)，德州儀器（TI）的 3D 裸片封裝與離散和平面封裝（MCM）之間的體積和重量相比，可以減少 5～6 倍的體積，并且在分立封裝技術(shù)上可以減少 10～20 倍。此外，與 MCM 技術(shù)相比，重量減少 2～13 倍，與分立元件相比，重量減少3～19 倍。

此外，封裝技術(shù)中的一個(gè)主要問(wèn)題是芯片占用面積，即芯片占用的印刷電路板（PCB）的面積。在采用 MCM 的情況下，芯片占用面積減少20％～90％，這主要是因?yàn)槁闫氖褂谩?/p>

三維封裝可以更高效地利用硅片，達(dá)到更高的“硅片效率”。硅片效率是指堆疊中的總基板面積與占地面積的比率。因此，與其他 2D 封裝技術(shù)相比，3D 技術(shù)的硅效率超過(guò)了 100％。

而在延遲方面，需要通過(guò)縮短互連長(zhǎng)度來(lái)減少互連相關(guān)的寄生電容和電感，從而來(lái)減少信號(hào)傳播延遲。而在 3D 技術(shù)中，電子元件相互靠得很近，所以延遲會(huì)更少。

相類似，3D 技術(shù)在降低噪聲和降低功耗方面的作用在于減少互連長(zhǎng)度，從而減少相關(guān)寄生效應(yīng)，從而轉(zhuǎn)化為性能改進(jìn)，并更大程度的降低成本。

此外，采用 3D 技術(shù)在降低功耗的同時(shí)，可以使 3D 器件以更高的頻率運(yùn)行，而 3D 器件的寄生效應(yīng)、尺寸和噪聲的降低可實(shí)現(xiàn)更高的每秒轉(zhuǎn)換速率，從而提高整體系統(tǒng)性能。

3 三維系統(tǒng)集成封裝的發(fā)展趨勢(shì)

上一節(jié)中， 我們重點(diǎn)介紹了 W L P 和2.5D/3D 的現(xiàn)有先進(jìn)封裝技術(shù)。除了這兩類技術(shù)之外，還有其他多種封裝技術(shù)都已經(jīng)得到了廣泛的應(yīng)用。圖 5 展示的是 2015 年 ITRS 羅列的現(xiàn)有的 WLP 封裝技術(shù)類型[7]。近年來(lái)，隨著消費(fèi)類電子產(chǎn)品（尤其是移動(dòng)通信電子產(chǎn)品）的飛速發(fā)展，使得三維高密度系統(tǒng)級(jí)封裝（SiP，System in Package/SoP, System on Package）成為了實(shí)現(xiàn)高性能、低功耗、小型化、異質(zhì)工藝集成、低成本的系統(tǒng)集成電子產(chǎn)品的重要技術(shù)方案，國(guó)際半導(dǎo)體技術(shù)路線（ITRS）已經(jīng)明確 S i P / S o P 將是未來(lái)超越摩爾（More t h a nMoore）定律的主要技術(shù)。

3.1 三維系統(tǒng)級(jí)封裝 3D SiP 技術(shù)

自從 1960 年代以來(lái)，集成電路的封裝形式經(jīng)歷了從雙列直插、四周扁平封裝、焊球陣列封裝和圓片級(jí)封裝、芯片尺寸封裝等階段。而小型化、輕量化、高性能、多功能、高可靠性和低成本的電子產(chǎn)品的總體發(fā)展趨勢(shì)使得單一芯片上的晶體管數(shù)目不再是面臨的主要挑戰(zhàn)，而是要發(fā)展更先進(jìn)的封裝及時(shí)來(lái)滿足產(chǎn)品輕、薄、短、小以及與系統(tǒng)整合的需求，這也使得在獨(dú)立的系統(tǒng)（芯片或者模塊）內(nèi)充分實(shí)現(xiàn)芯片的功能成為需要克服的障礙。這樣的背景是 SiP 逐漸成為近年來(lái)集成電路研發(fā)機(jī)構(gòu)和半導(dǎo)體廠商的重點(diǎn)研究對(duì)象。SiP 作為一種全新的集成方法和封裝技術(shù)，具有一系列獨(dú)特的技術(shù)優(yōu)勢(shì)，滿足了當(dāng)今電子產(chǎn)品更輕、更小和更薄的發(fā)展需求，在微電子領(lǐng)域具有廣闊的應(yīng)用市場(chǎng)和發(fā)展前景。表 1 總結(jié)了 SiP 的不同封裝結(jié)構(gòu)，從結(jié)構(gòu)方向上可以分為兩類基本的形式，一類是多塊芯片平面排布的二維封裝結(jié)構(gòu)（2D SiP），另一類是芯片垂直疊裝的三維封裝/集成結(jié)構(gòu)（3D SiP）。在 2D SiP 結(jié)構(gòu)中，芯片并排水平貼裝在基板上的，貼裝不受芯片尺寸大小的限制，工藝相對(duì)簡(jiǎn)單和成熟，但其封裝面積相應(yīng)地比較大，封裝效率比較低。3D SiP 可實(shí)現(xiàn)較高的封裝效率，能最大限度地發(fā)揮 SiP 的技術(shù)優(yōu)勢(shì)，是實(shí)現(xiàn)系統(tǒng)集成的最為有效的技術(shù)途徑，實(shí)際上涉及多種先進(jìn)的封裝技術(shù)，包括封裝堆疊（PoP）、芯片堆疊（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引線鍵合、倒裝芯片、微凸點(diǎn)等其他封裝工藝。3D SiP 的基本概念正是將可能實(shí)現(xiàn)的多種功能集成于一個(gè)系統(tǒng)中，包括微處理器、存儲(chǔ)器、模擬電路、電源轉(zhuǎn)化模塊、光電器件等，還可能將散熱通道等部件也集成在封裝中，最大程度的體現(xiàn) SiP的技術(shù)優(yōu)勢(shì)。

3.2 硅通孔 TSV 技術(shù)

硅通孔（TSV）技術(shù)是三維系統(tǒng)級(jí)封裝的關(guān)鍵技術(shù)，其工藝流程根據(jù) Via 形成的工序可以分類為 Via First、Via Middle、Via Last和Via after Bonding 四類，圖 ６ 為 Yole Dévelopment 總結(jié)的 TSV 主要技術(shù)方案的分類。

目前為止，關(guān)于 TSV 技術(shù)的研究已經(jīng)展開(kāi)的較為全面，不同 TSV 的工藝方案從孔刻蝕、孔絕緣、阻擋層和種子層淀積、3D 光刻、孔填充、背面工藝和薄圓片操作等方面都對(duì) TSV 工藝的各個(gè)步驟進(jìn)行了深入的研究。例如，IBM 采用 Face-to-Back 方法對(duì)基于 SOI CMOS 工藝的圓片進(jìn)行垂直堆疊，采用氧化物熔融鍵合（Oxide Fusion Bonding）實(shí)現(xiàn)圓片堆疊。圓片鍵合以前，上圓片完成中道工藝（Middle of the Line Processing），下圓片制作完成。圓片鍵合以后，再在上圓片以上采用標(biāo)準(zhǔn) BEOL 工藝制作兩層互連金屬層。IBM 還提出了 TSV 的硅支撐片（Silicon Carrier）技術(shù)，并進(jìn)而提出了硅基封裝的思想，用于系統(tǒng)級(jí)封裝。

韓國(guó)三星電子發(fā)表了采用穿透硅通孔技術(shù)制作出容量為 8 Gb 的DDR3 動(dòng)態(tài)隨機(jī)存儲(chǔ)器。其在主芯片（Master Chip）上垂直堆疊了 3 個(gè)從芯片（Slave Chip），每個(gè)芯片之間使用數(shù)量約為 300 的 TSV 實(shí)現(xiàn)互聯(lián)。與二維結(jié)構(gòu)的封裝（QDP）相比，三維集成后靜態(tài)功耗降低 50%，動(dòng)態(tài)功耗降低 25%，I / O 端口傳輸速度從 10 6 6Mbps 提高到 1 600 Mbps。

臺(tái)積電（ T S M C ） 公司開(kāi)發(fā)出 300 mm 圓片的 TSV 三維堆疊技術(shù)， 核心技術(shù)包括T S V 、再布線層（ R e w i r i n g Layer）、微凸點(diǎn)和芯片/圓片三維堆疊，并評(píng)估了半導(dǎo)體芯片三維集成在器件性能和可靠性的影響。TSMC 計(jì)劃采用 28nm 或更先進(jìn)的工藝量產(chǎn) 3D 芯片，并希望 1～2 年內(nèi)在全球最早實(shí)現(xiàn)量產(chǎn)，同時(shí)認(rèn)為設(shè)計(jì)技術(shù)、測(cè)試技術(shù)和足夠的熱機(jī)械強(qiáng)度是實(shí)現(xiàn) 3D 芯片量產(chǎn)的關(guān)鍵。

以上只是列出了 IBM、三星和臺(tái)積電三家主要的 TSV 研發(fā)狀況。除此以外，在全球范圍內(nèi)，來(lái)自北美、歐洲和亞洲等多地區(qū)的研究機(jī)構(gòu)都對(duì)TSV的工藝進(jìn)行了多方面的研發(fā)，其中包含半導(dǎo)體集成制造商、集成電路制造代工廠、封裝代工廠、新興技術(shù)開(kāi)發(fā)商、大學(xué)與研究所以及技術(shù)聯(lián)盟。

表 2 列舉出了幾個(gè)具有代表性的全球范圍針對(duì) TSV技術(shù)開(kāi)發(fā)的公司及研究機(jī)構(gòu)及其主要工藝特點(diǎn)與應(yīng)用。

4 國(guó)內(nèi)先進(jìn)封裝技術(shù)

先進(jìn)封裝技術(shù)已經(jīng)成為國(guó)內(nèi)半導(dǎo)體行業(yè)發(fā)展的重中之重，這在國(guó)務(wù)院 2014 年6 月頒布的《國(guó)家集成電路產(chǎn)業(yè)發(fā)展推進(jìn)綱要》中有著明確的體現(xiàn)。該綱要明確指出到 2015年要達(dá)到中國(guó)廠商占有約 30% 的先進(jìn)封裝收入的目標(biāo)。

盡管如此，到目前為止，關(guān)于 3D 集成的封裝技術(shù)還有很多的不確定性。例如，這些先進(jìn)的封裝技術(shù)和配置將在何時(shí)以何種形式的到真正的應(yīng)用，在所有參與的廠商中誰(shuí)將占據(jù)主導(dǎo)地位，中國(guó)在其中又將扮演什么角色。然而，在制定任何戰(zhàn)略或流程變革之前，必須考慮先進(jìn)封裝市場(chǎng)的過(guò)去的發(fā)展里程和未來(lái)的發(fā)展方向。

根據(jù)超越摩爾市場(chǎng)研究和戰(zhàn)略咨詢公司 Yole Développement 的報(bào)告，受強(qiáng)大的半導(dǎo)體市場(chǎng)前景和對(duì)政府強(qiáng)有力支持的先進(jìn)封裝能力的積極投資驅(qū)動(dòng)，預(yù)計(jì)中國(guó)的先進(jìn)封裝收入在 2020 年將達(dá)到 46 億美元，而2015 年為 22 億美元。在此期間，這個(gè)市場(chǎng)呈現(xiàn)出令人印象深刻的 16％ GAGR。

在此背景下，中國(guó)政府正在通過(guò)資金和國(guó)家集成電路政策做出重大努力，并采取積極的增長(zhǎng)戰(zhàn)略，使中國(guó)成為集成電路設(shè)計(jì)和制造中心。到 2030 年的目標(biāo)是成為所有初級(jí) IC 工業(yè)供應(yīng)鏈領(lǐng)域的全球領(lǐng)導(dǎo)者。

在技術(shù)方面，國(guó)內(nèi)骨干的集成電路封裝企業(yè)（如長(zhǎng)電科技、南通富士通、天水華天等）在先進(jìn)封裝技術(shù)的開(kāi)發(fā)、儲(chǔ)備、應(yīng)用上得到了長(zhǎng)足發(fā)展，在某些方面開(kāi)始對(duì)國(guó)際封裝企業(yè)巨頭開(kāi)始形成了挑戰(zhàn)。同時(shí)，像安靠上海這種外商在中國(guó)投資的企業(yè)，也在積極地推動(dòng)先進(jìn)封裝在中國(guó)的發(fā)展，安靠上海在 WLP、 Bumping、SIP、3D NAND、超多層芯片堆疊方面都取得了很大的進(jìn)步，也支持了國(guó)內(nèi)設(shè)計(jì)企業(yè)和存儲(chǔ)企業(yè)的發(fā)展。

同期，國(guó)內(nèi)的研究機(jī)構(gòu)在多年堅(jiān)持跟蹤國(guó)際研究動(dòng)態(tài)的基礎(chǔ)上，結(jié)合國(guó)內(nèi)產(chǎn)業(yè)的現(xiàn)狀，在緊密聯(lián)系產(chǎn)業(yè)界的同時(shí)，也提出了在 SiP 技術(shù)領(lǐng)域的研究方向。

在三維封裝技術(shù)方面，以 CMOS Image Sensor封裝為主要應(yīng)用的 TSV 應(yīng)用在國(guó)內(nèi)多家封測(cè)企業(yè)也有實(shí)現(xiàn)。在先進(jìn)封裝技術(shù)前沿領(lǐng)域的研究方面，例如封裝材料界面機(jī)理、封裝工藝過(guò)程和裝備原理等，多家研究所和大學(xué)都開(kāi)展過(guò)多方面的工作。但是，將系統(tǒng)級(jí)封裝作為主要的研究方向，同時(shí)持續(xù)多年在系統(tǒng)級(jí)封裝和先進(jìn)封裝技術(shù)領(lǐng)域進(jìn)行研究的機(jī)構(gòu)相對(duì)較少，與國(guó)外的研究機(jī)構(gòu)相比獲得的資源和擁有的研究實(shí)力有較大的差距。

5 結(jié)語(yǔ)

本綜述對(duì)集成電路封裝技術(shù)的背景、發(fā)展歷程、未來(lái)的發(fā)展趨勢(shì)以及國(guó)內(nèi)封裝技術(shù)的總體情況進(jìn)行了較為全面的概括。先進(jìn)封裝技術(shù)的實(shí)現(xiàn)目前還面臨著許多的技術(shù)挑戰(zhàn)，而未來(lái)的集成電路封裝市場(chǎng)不可能一蹴而就。

總體上，無(wú)論是 IDM、代工廠、還是外包封裝/測(cè)試廠商，對(duì)于未來(lái)先進(jìn)封裝技術(shù)總是在不斷地向前推進(jìn)過(guò)程中。近期來(lái)看，半導(dǎo)體公司將逐漸從倒裝芯片和 2D 技術(shù)轉(zhuǎn)向，將 2.5D 和 3D技術(shù)整合到其芯片中。到 2022 年，后一種技術(shù)將占先進(jìn)封裝市場(chǎng)的 20％～30％，但是成本仍然是一個(gè)嚴(yán)峻的問(wèn)題。

此外，還有行業(yè)內(nèi)的硬性轉(zhuǎn)向，到 2022 年，2.5D 和 3D 技術(shù)將占到先進(jìn)封裝市場(chǎng)的 50％ 以上，多個(gè)行業(yè)參與者將采用 3D 技術(shù)，并通過(guò)合作加強(qiáng)先進(jìn)封裝技術(shù)的整體生態(tài)。

未來(lái)，實(shí)施成本將得到大幅度降低?？紤]到生產(chǎn)成本的下降速度不夠快，以及包含 2.5D 和 3D芯片（例如可穿戴設(shè)備）應(yīng)用，潛在終端市場(chǎng)已經(jīng)引起了早期蜂鳴。但目前來(lái)看發(fā)展仍然緩慢，所以更緩慢且穩(wěn)定的轉(zhuǎn)變?cè)谖磥?lái)將是更為可能的一種發(fā)展態(tài)勢(shì)。

審核編輯 黃宇