在“JESD204B子類(第一部分)：JESD204B子類簡(jiǎn)介與確定性延遲”一文中，我們總結(jié)了JESD204B子類和確定性延遲，并給出了子類0系統(tǒng)中多芯片同步的應(yīng)用層解決方案詳情。本系列的第二部分詳細(xì)討論子類1和子類2的不同之處。具體而言，我們將討論滿足確定性延遲相關(guān)的時(shí)序要求時(shí)遇到的挑戰(zhàn)、子類2中器件時(shí)鐘速度限值，以及對(duì)于給定的系統(tǒng)應(yīng)用，采用何種子類效果最佳的相關(guān)指導(dǎo)。

子類1

在子類1系統(tǒng)中，確定性延遲的精度取決于器件時(shí)鐘和SYSREF之間的時(shí)序關(guān)系，以及系統(tǒng)中這些信號(hào)的分布偏斜。除了SYSREF的設(shè)置時(shí)間和保持時(shí)間要求(TSU和THOLD)，應(yīng)用對(duì)于確定性延遲不確定的容忍程度對(duì)于定義SYSREF與器件時(shí)鐘的應(yīng)用分布偏斜要求而言至關(guān)重要。

精確捕獲SYSREF

采用JESD204B接口的轉(zhuǎn)換器具有極高的采樣速率。為了降低系統(tǒng)中的相位噪聲，這些轉(zhuǎn)換器通常會(huì)使用一個(gè)參考時(shí)鐘，該參考時(shí)鐘與JESD204器件時(shí)鐘相同，其速率等于或大于采樣速率。在很多情況下，該時(shí)鐘頻率為GHz級(jí)。在如此高的速度下，要滿足設(shè)置和保持時(shí)間要求就會(huì)變得非常具有挑戰(zhàn)性。為了簡(jiǎn)化系統(tǒng)設(shè)計(jì)，對(duì)于JESD204B系統(tǒng)組成部分的各器件而言，也許有必要采用可編程的SYSREF和/或器件時(shí)鐘相位失調(diào)。

子類1相對(duì)于子類2所具有的一個(gè)優(yōu)勢(shì)，是前者采用源同步時(shí)鐘。子類2系統(tǒng)使用系統(tǒng)同步時(shí)鐘，相比使用源同步時(shí)鐘會(huì)更早遇到頻率限值問題。后文我們?cè)敿?xì)考察子類1和子類2時(shí)序示例時(shí)，將加以說明。

確定性延遲不確定性

確定性延遲不確定性(DLU)在JESD204B系統(tǒng)中表現(xiàn)為L(zhǎng)MFC偏斜，由系統(tǒng)中最早與最遲可能捕獲的SYSREF時(shí)間之差確定。圖1顯示的是最差情況下的DLU，此時(shí)系統(tǒng)中一切器件均不滿足SYSREF捕獲的設(shè)置和保持時(shí)間要求1。當(dāng)系統(tǒng)中器件時(shí)鐘的分布偏斜不受控時(shí)便會(huì)發(fā)生；它會(huì)使最多一個(gè)器件的時(shí)鐘(DCLK)產(chǎn)生不確定性。這種不確定性會(huì)疊加到SYSREF分布偏斜中(DSSYSREF)，形成總DLU。

DSSYSREF是系統(tǒng)中SYSREF的最早到達(dá)時(shí)間以及SYSREF的最遲到達(dá)時(shí)間之差(針對(duì)系統(tǒng)中的全部器件而言)。在圖中， TSU 是 ? TDCLK 和 THOLD is ? TDCLK。最早到達(dá)的SYSREF (A)在可能的最早時(shí)間加以捕獲(DCLKA剛好滿足設(shè)置時(shí)間要求)，而最遲到達(dá)的SYSREF (N)在可能的最晚時(shí)間加以捕獲(DCLKN剛好不滿足設(shè)置時(shí)間要求)。因此，相應(yīng)的LMFC對(duì)齊誤差等于 DSSYSREF + TDCLK。1 為保持DLU概念圖示的清晰明了，此處未考慮時(shí)鐘抖動(dòng)和工藝、電壓以及溫度(PVT)的變化。

在很多應(yīng)用中，都以能夠接受這種最差情況下的DLU作為要求。這些應(yīng)用可能無需過于嚴(yán)格地控制器件的時(shí)鐘分布偏斜。確保SYSREF的脈沖寬度 (2 × TDCLK)，然后控制SYSREF分布偏斜，就應(yīng)當(dāng)足以滿足系統(tǒng)時(shí)序要求。

對(duì)于無法接受額外器件時(shí)鐘不確定性的應(yīng)用，就必須嚴(yán)格控制器件的時(shí)鐘分布偏斜，保證系統(tǒng)中每一個(gè)器件的SYSREF時(shí)序要求得到滿足。這種情況見圖2；不確定性由下式給出：

最小化確定性延遲不確定性
如以上DLU等式所示，通過保證每一對(duì)SYSREF/DCLK均滿足設(shè)置與保持時(shí)間，以及最小化對(duì)內(nèi)分布偏斜，便可最小化DLU。

若要滿足設(shè)置與保持時(shí)間要求，JESD204B系統(tǒng)中的每一個(gè)器件都應(yīng)有自己的SYSREF/DCLK對(duì)?？赏ㄟ^在各對(duì)內(nèi)實(shí)現(xiàn)走線長(zhǎng)度匹配，從而保證時(shí)序。走線長(zhǎng)度匹配限值由SYSREF開關(guān)的有效窗口時(shí)間確定。此外，SYSREF應(yīng)在DCLK的捕獲邊沿上輸出，且SYSREF長(zhǎng)度必須大于DCLK的長(zhǎng)度，以滿足保持時(shí)間要求(如果THOLD等于0，則長(zhǎng)度可以相等)。

由于采用了走線長(zhǎng)度匹配，最小化對(duì)內(nèi)分布偏斜基本上等同于最小化SYSREF分布偏斜。該分布偏斜限值等于DLU限值減去有效窗口時(shí)間，同樣可以通過走線長(zhǎng)度匹配來處理。DLU限值由應(yīng)用要求所決定。

這些最小化DLU的方法如圖3所示。由于JESD204b系統(tǒng)中的每一個(gè)器件都有各自的SYSREF/DCLK對(duì)，滿足捕獲SYSREF的時(shí)序要求與使用源同步時(shí)鐘的任何系統(tǒng)類似。每個(gè)器件的時(shí)序裕量都視為與系統(tǒng)中的其他器件無關(guān)。

滿足這一要求可以保證SYSREF在有效窗口期間進(jìn)行轉(zhuǎn)換，如圖4所示。2 DLU等于器件時(shí)鐘是滿足SYSREF時(shí)序要求的最差情況。

因此，所有SYSREF/DCLK對(duì)的對(duì)內(nèi)分布偏斜必須在下式計(jì)算值以內(nèi)3:

圖5顯示了此示例的時(shí)序?！白罴亚闆r”分布偏斜(DSSYSREF)指的是允許較為寬松的走線長(zhǎng)度匹配要求。3 500 ps表示SYSREF最差情況下的偏斜，應(yīng)當(dāng)用來確定走線長(zhǎng)度的匹配限值。

在圖中， TSU是? TDCLK和THOLDis ? TDCLK。如圖所示，DLCK經(jīng)偏斜后匹配DCLK至SYNC~延遲和SYNC~傳播延遲，并且剛好滿足設(shè)置時(shí)間要求。

圖13. 單轉(zhuǎn)換器應(yīng)用的子類2 SYNC~捕獲時(shí)序 (最差情況DLU)

哪個(gè)子類最適合您的應(yīng)用？

為JESD204B系統(tǒng)選擇哪個(gè)子類取決于您是否需要確定性延遲、若需要?jiǎng)t精度是多少，以及用于系統(tǒng)中的器件時(shí)鐘要求。

子類0最容易實(shí)現(xiàn)；無需確定性延遲時(shí)可以使用子類0。哪怕您的多轉(zhuǎn)換器系統(tǒng)需要同步所有(或部分)轉(zhuǎn)換器的樣本，也能通過AD9625和AD9680支持的時(shí)間戳功能來實(shí)現(xiàn)。

由于子類1支持超高器件時(shí)鐘速率以及高采樣速率轉(zhuǎn)換器，對(duì)于要求這些高速率的系統(tǒng)來說，子類1是最保險(xiǎn)的解決方案。子類1器件也可用于較低的速率。如果器件時(shí)鐘速率低于500 MHz，那么滿足時(shí)序要求便很簡(jiǎn)單，無需調(diào)節(jié)時(shí)鐘相位。

子類2器件也可用于500 MHz以下的應(yīng)用中。在較低速率下使用子類2的一個(gè)小優(yōu)勢(shì)，是它可以減少邏輯器件的IO數(shù)，且無需將SYSREF路由至每一個(gè)JESD204B器件。