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如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設計，沒準聽說過新術語“JESD204B”。
我在工作中看到過很多工程師詢問有關 JESD204B 接口的信息以及它如何同 FPGA 協(xié)作。他們特別感興趣的是 JESD204B 接口將如何簡化設計流程。
與 LVDS 及 CMOS 接口相比，JESD204B 數(shù)據(jù)轉換器串行接口標準可提供一些顯著的優(yōu)勢，包括更簡單的布局以及更少的引腳數(shù)。因此它能獲得工程師的青睞和關注也就不足為奇了，它具備如下系統(tǒng)級優(yōu)勢：
更小的封裝尺寸與更低的封裝成本：JESD204B 不僅采用 8b10b 編碼技術串行打包數(shù)據(jù)，而且還有助于支持高達 12.5Gbps 的數(shù)據(jù)速率。這可顯著減少數(shù)據(jù)轉換器和 FPGA 上所需的引腳數(shù)，從而可幫助縮小封裝尺寸，降低封裝成本；
簡化的 PCB 布局與布線：更少的引腳數(shù)可顯著簡化 PCB 布局與布線，因為電路板上的路徑更少…
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