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XL FPGA技術(shù)交流

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淺談LVDS-V1

這里以鈦金的LVDS為例。 LVDS RX 時(shí)鐘選擇 LVDS時(shí)鐘的接收要連接名字為GPIOx_P_....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 12-10 10:00 ?105次閱讀
淺談LVDS-V1

programmer燒寫用戶數(shù)據(jù)到flash-v1

今天有客戶提出怎樣把用戶數(shù)據(jù)寫入到flash的操作,本來(lái)以為寫的programmer都不支持了,但是....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-28 15:13 ?779次閱讀
programmer燒寫用戶數(shù)據(jù)到flash-v1

RISCV 操作常見(jiàn)問(wèn)題集 - v6

(1)如果工程直接復(fù)制另一個(gè)工程,路徑一定要修改,建議重新eclipse工程。 (2)clean P....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-27 17:18 ?621次閱讀
RISCV 操作常見(jiàn)問(wèn)題集 - v6

Efinity入門使用-v2

1、 軟件預(yù)設(shè)置2、新建工程3、添加源文件4、添加管腳約束5、添加GPIO6、PLL設(shè)置7、添加debug8、
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-06 15:56 ?209次閱讀

Efinity入門使用-v4

一、 軟件預(yù)設(shè)置二、新建工程三、添加源文件四、添加管腳約束五、添加GPIO六、PLL設(shè)置七、IPM添加IP八、
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-06 15:56 ?263次閱讀

Efinity入門使用-v3

1、 軟件預(yù)設(shè)置2、新建工程3、添加源文件4、添加管腳約束5、添加GPIO6、PLL設(shè)置7、添加debug8、
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-06 15:56 ?127次閱讀

RISC V的I2C操作

接口處理top接口output ? ? ?system_i2c_0_io_sda_writeEnable,ou
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?194次閱讀

RISCV 操作常見(jiàn)問(wèn)題集 - v5

(1)如果工程直接復(fù)制另一個(gè)工程,路徑一定要修改,建議重新eclipse工程。(2)clean Project
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?242次閱讀

Efinity RISC-V IDE入門使用-4

一、Efinity工程io_memoryClk是與存儲(chǔ)器接口共用的時(shí)鐘,需要連接正確。UART由于鈦金系列是有
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?304次閱讀

SOC GPIO操作

sapphire Soc提供了兩個(gè)GPIO組每組有4個(gè)GPIO,定義為GPIO[3:0],其中只有GPIO[1
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?133次閱讀

RISCV 操作常見(jiàn)問(wèn)題集 - v4

(1)如果工程直接復(fù)制另一個(gè)工程,路徑一定要修改,建議重新eclipse工程。(2)clean Project
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?283次閱讀

Efinity軟件安裝-v5

感謝朋友提供的視頻。1、軟件下載易靈思管網(wǎng)地址為https://www.elitestek.com最近一段時(shí)間
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?238次閱讀

常用時(shí)序約束使用說(shuō)明-v1

為了節(jié)省每層導(dǎo)入網(wǎng)表的時(shí)間,在設(shè)置中我們通常不會(huì)勾選Aoto Load place and route Dat
的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?180次閱讀

自定義RISC V的bootloader-v2

在生成SoC時(shí),會(huì)生成一個(gè)預(yù)定義bootloader .bin文件,用于指定soc的工程運(yùn)行的地址,....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-31 12:37 ?601次閱讀
自定義RISC V的bootloader-v2

易靈思鈦金系列加密方案-V1

硬件設(shè)計(jì)要求? 在之前的版本中,加密是通過(guò)VCC_AUX來(lái)供電的。在新的版本中已經(jīng)通過(guò)單獨(dú)的VQPS....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-30 08:04 ?823次閱讀
易靈思鈦金系列加密方案-V1

易靈思Efinity入門使用-v8

Step1:點(diǎn)擊設(shè)置 Step2:在Top level project path中輸入路徑 ....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-23 10:37 ?902次閱讀
易靈思Efinity入門使用-v8

FPGA軟件Efinity入門使用-v7

? 一、 軟件預(yù)設(shè)置 二、新建工程 三、添加源文件 四、添加管腳約束 五、添加GPIO 六、 PLL....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-21 18:55 ?820次閱讀
FPGA軟件Efinity入門使用-v7

Efinity FIFO IP仿真問(wèn)題 -v1

Efinity目前不支持聯(lián)合仿真,只能通過(guò)調(diào)用源文件仿真。 我們生成一個(gè)fifo IP命名為fifo....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-21 11:41 ?980次閱讀
Efinity FIFO IP仿真問(wèn)題 -v1

易靈思下載器驅(qū)動(dòng)安裝-v2

該下載器把SPI與JTAG管腳進(jìn)行了分開(kāi)處理。鑒于JTAG使用較多,SPI使用較少,所以把JTAG放....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-16 18:29 ?1082次閱讀
易靈思下載器驅(qū)動(dòng)安裝-v2

邏輯布線鎖定 用FPGA實(shí)現(xiàn)TDC時(shí)的邏輯鎖定和布線鎖定

在激光雷達(dá)中,使用FPGA實(shí)現(xiàn)TDC時(shí)需要手動(dòng)約束進(jìn)位鏈的位置。這里簡(jiǎn)單記錄下。 Efinit....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-15 11:31 ?1755次閱讀
邏輯布線鎖定  用FPGA實(shí)現(xiàn)TDC時(shí)的邏輯鎖定和布線鎖定

RISCV 操作常見(jiàn)問(wèn)題集 - v5

(1)如果工程直接復(fù)制另一個(gè)工程,路徑一定要修改,建議重新eclipse工程。 (2)clean P....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 09-09 18:14 ?644次閱讀
RISCV 操作常見(jiàn)問(wèn)題集 - v5

I2C筆記分享

SCL:上升沿將數(shù)據(jù)輸入到每個(gè)EEPROM器件中;下降沿驅(qū)動(dòng)EEPROM器件輸出數(shù)據(jù)。(邊沿觸發(fā)) ....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 18:19 ?695次閱讀

programmer下載常見(jiàn)問(wèn)題總結(jié)-v2

programmer下載常見(jiàn)問(wèn)題總結(jié)
的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 16:17 ?1442次閱讀
programmer下載常見(jiàn)問(wèn)題總結(jié)-v2

Efinity編譯生成文件使用指導(dǎo)-v1

接上篇: (6)查看Unassigned Core Pins。 在placement下面的palce....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 14:22 ?750次閱讀
Efinity編譯生成文件使用指導(dǎo)-v1

Efinity編譯生成文件使用指導(dǎo)

(1)查看綜合后的原語(yǔ) 在outflow .map是網(wǎng)表對(duì)FPGA資源的映射。比如gbuf,dspt....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 11:51 ?1221次閱讀
Efinity編譯生成文件使用指導(dǎo)

LVDS的GCLK接收方案-v1

在易靈思的器件上接收LVDS一般采用PLL接收,通過(guò)PLL產(chǎn)生兩個(gè)時(shí)鐘,一個(gè)是fast_clk,一個(gè)....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 08:44 ?478次閱讀
LVDS的GCLK接收方案-v1

LVDS的GCLK接收方案

在易靈思的器件上接收LVDS一般采用PLL接收,通過(guò)PLL產(chǎn)生兩個(gè)時(shí)鐘,一個(gè)是fast_clk,一個(gè)....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-12 17:11 ?1401次閱讀
LVDS的GCLK接收方案

programmer下載常見(jiàn)問(wèn)題總結(jié)-v4

連接下載器之后什么也讀不出來(lái)?一般為驅(qū)動(dòng)沒(méi)有安裝,在device manger里面查看是否有l(wèi)ibu....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-06 15:21 ?1997次閱讀
programmer下載常見(jiàn)問(wèn)題總結(jié)-v4

programmer下載常見(jiàn)問(wèn)題總結(jié)-v3

(0)連接下載器之后什么也讀不出來(lái) 說(shuō)明 :一般為驅(qū)動(dòng)沒(méi)有安裝,在device manger里面查看....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-30 08:43 ?727次閱讀
programmer下載常見(jiàn)問(wèn)題總結(jié)-v3

FL60D2GF225及demo板介紹

FL60F225D2G器件簡(jiǎn)介 FL60F225D2G 采用 System in Package(S....
的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-29 08:39 ?561次閱讀
FL60D2GF225及demo板介紹
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