實(shí)時時鐘芯片（RTC）允許一個系統(tǒng)能同步或記錄事件，給用戶一個易理解的時間參考，這里分享一些實(shí)時時鐘芯片的設(shè)計資料，以及工程師在應(yīng)用設(shè)計時應(yīng)為了避開設(shè)計時出現(xiàn)的問題。
2016-07-25 11:08:49
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在進(jìn)行具體工程的抗干擾設(shè)計時，我們可以選擇有較高抗干擾能力的產(chǎn)品，采取抑制干擾源、切斷或衰減電磁干擾的傳播途徑和利用軟件手段等措施，來提高裝置和系統(tǒng)的抗干擾能力。
2018-11-01 08:55:306762 FPGA的前端設(shè)計流程類似于ASIC，但后端不同。FPGA的后端部分與ASIC的主要區(qū)別在于FPGA的布局和布線。對于ASIC，place and route軟件決定IC的制造方式。
2022-06-20 16:24:124730 
ASIC1810 - ASIC1810 - List of Unclassifed Manufacturers
2022-11-04 17:22:44
1、概念區(qū)別： ASIC（專用集成電路）是一種在設(shè)計時就考慮了設(shè)計用途的IC?！ PGA（現(xiàn)場可編程門陣列）也是一種IC。顧名思義，只要有合適的工具和適當(dāng)?shù)膶I(yè)基礎(chǔ)，工程師就可以對FPGA
2020-12-01 17:41:49
...................................493.2 設(shè)計工具 ISE 與 Vivado......................................493.3 ASIC 設(shè)計轉(zhuǎn)換
2015-09-18 15:26:25
`圖片上的這玩意叫做Astro Pi，Pi是什么意思我就不解釋了，Astro是天文的意思，那么這個樹莓派是干嘛用的，有什么功能大家應(yīng)該不難猜到了吧。Astro Pi是增加了特殊定制外殼和配件的樹莓派
2016-01-11 10:49:58
我想生成8個相位時鐘。所以為此，我將不得不使用兩個PLL。我想確保所有生成的時鐘都沒有時鐘偏差。時鐘向?qū)е惺欠裼幸粋€功能可以指導(dǎo)兩個PLL生成沒有偏斜的時鐘？或者有任何特定的方法來生成時鐘？提前致謝
2018-10-11 15:01:10
1.clock計時按鈕的計時時鐘是多少？和核時鐘一樣，還是核時鐘的幾分頻
2.顯示的計時周期也是按這個時鐘計算的吧？？？
2018-06-21 17:56:56
信號，就是這個道理。所以，連接排線一般也都在板子邊沿，且盡量短，盡量用扎帶固定。如果排線干擾，選用屏蔽線，效果可能會好一些。或者在線上套磁環(huán)，但這樣的缺點(diǎn)是不方便生產(chǎn)。4.時鐘信號導(dǎo)致的干擾及解決辦法
2022-10-22 08:00:00
： 所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率,他是時序分析中最重要的指標(biāo)，綜合表現(xiàn)所設(shè)計時序的性能首先介紹最小時鐘周期TclkTclk = 寄存器的時鐘輸出延時Tco
2018-07-03 02:11:23
： 所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率,他是時序分析中最重要的指標(biāo)，綜合表現(xiàn)所設(shè)計時序的性能首先介紹最小時鐘周期TclkTclk = 寄存器的時鐘輸出延時Tco
2018-07-09 09:16:13
FPGA能否繼續(xù)在SoC類應(yīng)用中替代ASIC？CoreConsole工具是什么，有什么功能？
2021-04-08 06:23:39
運(yùn)用前須知：1、IWDG所用計時時鐘是不穩(wěn)定的（35-60KHZ），通常取40KHZ計算.對以下代碼段，定時時間為：T=prer/40000*rlr，單位是Svoid watchdogInit
2021-07-30 06:49:17
時鐘振蕩 計時 評估板
2024-03-14 21:24:48
在設(shè)計最初, 由于沒有將時鐘信號定義在全局時鐘引腳上, 導(dǎo)致MAXPLUS II 在時間分析時提示錯誤：（時鐘偏斜加上信號延遲時間超過輸入信號建立時間）. 全局時鐘引腳的時鐘信號到各個觸發(fā)器的延時
2019-09-19 05:55:36
時鐘振蕩 計時 評估板
2024-03-14 22:58:14
時鐘振蕩 計時 評估板
2024-03-14 22:58:14
2.定時器計時，ETR模式計數(shù)（1）問題分析問題由來：項(xiàng)目需要對一個外部輸入信號統(tǒng)計一段時間內(nèi)負(fù)脈沖（低電平）的個數(shù)思路：一個定時器用來計時1分鐘，一個定時器通過ETR模式進(jìn)行邊沿檢測并計數(shù)（本次
2021-08-19 07:49:16
ASIC的門密度范圍。SiliconCity柔性架構(gòu)可讓設(shè)計人員針對多種產(chǎn)品變化型款，創(chuàng)建獨(dú)特的基礎(chǔ)晶圓架構(gòu)，同時通過設(shè)計復(fù)用大幅縮短客戶的設(shè)計時間，減少非經(jīng)常性工程(NRE)成本，并降低開發(fā)風(fēng)險。
2019-08-29 06:00:52
從ASIC到FPGA的轉(zhuǎn)換系統(tǒng)時鐘設(shè)計方案
2011-03-02 09:37:37
嗨，我們正在嘗試使用Vivado工具鏈?zhǔn)謩勇酚蒄PGA，并想知道應(yīng)該使用什么工具來手動路由Virtex 7 FPGA。還可以在Vivado時序分析器工具中指定溫度和電壓值來估算設(shè)計時序嗎？我們將如
2018-10-25 15:20:50
在對DCS系統(tǒng)進(jìn)行工程的抗干擾設(shè)計時需注意什么?為了保證系統(tǒng)在工業(yè)電磁環(huán)境中免受或減少內(nèi)外電磁干擾，必須從設(shè)計階段開始便采取三個方面抑制措施：抑制干擾源；切斷或衰減電磁干擾的傳播途徑；提高裝置
2011-11-21 16:55:42
挑戰(zhàn)。本文主要介紹了邏輯設(shè)計中值得注意的重要時序問題，以及如何克服這些問題。最后介紹了利用Astro工具進(jìn)行時序分析的方法。關(guān)鍵詞：ASIC；同步數(shù)字電路；時序；Astro引言 隨著系統(tǒng)時鐘頻率的提高
2012-11-09 19:04:35
基于DSP的變頻調(diào)速系統(tǒng)電磁干擾問題分析，怎么解決這些干擾？
2021-04-25 07:35:17
我的設(shè)計完全在Verilog中，并且已經(jīng)使用Spartan FPGA進(jìn)行了測試。我將源代碼提供給ASIC工廠，以實(shí)現(xiàn)作為ASIC使用他們（我認(rèn)為）的概要工具。我的問題是，有沒有辦法使用任何
2019-07-25 13:44:31
邏輯。而對其進(jìn)行時序分析時，一般都以時鐘為參考的，因此一般主要分析上半部分。在進(jìn)行時序分析之前，需要了解時序分析的一些基本概念，如時鐘抖動、時鐘偏斜（Tskew）、建立時間（Tsu）、保持時間（Th）等
2018-04-03 11:19:08
親愛的大家，我對時鐘信號和數(shù)據(jù)信號進(jìn)行采樣，想要饋送到IDDR2，但它需要兩個時鐘。所以我的采樣時鐘信號無法直接饋入IDDR2，需要反向采樣時鐘信號，如何反轉(zhuǎn)它使反轉(zhuǎn)信號沒有任何偏斜＆amp;與采樣
2019-06-11 06:11:26
1）設(shè)計任務(wù)：完成倒計時時鐘的設(shè)計。2）指標(biāo)要求（1）能夠分鐘級的倒計時，分鐘和秒顯示。（2）倒計時的起始值可以設(shè)置。（3）具有暫停和清零按鈕，倒計時結(jié)束報警。（4）供電電壓3.3V/5V。獲取該
2021-11-11 08:51:16
嗨......我有2個定制FPGA板。主FPGA具有100MHz的osc，用作參考時鐘。這將進(jìn)入主FPGA芯片上的DCM，用于所有時鐘操作。相同的時鐘被緩沖并從主板驅(qū)動出來并發(fā)送到類似的FPGA板
2019-03-15 07:17:33
嗨，復(fù)位網(wǎng)是否有任何gobal路由資源，因?yàn)閺?fù)位類似于時鐘，它有很多負(fù)載到每個FF和很多扇出。我們怎樣才能在合理的偏斜范圍內(nèi)重置每個FF。 例如在7系列FPGA中謝謝。
2020-08-27 11:45:19
請哪位大俠幫幫忙：利用89C51設(shè)計一個時鐘控制系統(tǒng)設(shè)計，要求：1、采用LED數(shù)碼管顯示時鐘分、秒的計時和靜態(tài)顯示；2、采用串口工作方式0對4位共陽數(shù)碼管進(jìn)行時鐘分、秒的計時。。。。。偶是新手，請給位幫幫忙，給個方案，偶先在這里謝過了。。。。。
2011-04-07 20:09:10
上升/下降沿也包含大量的奇次諧波，其在更高頻率時會引起 EMI。另外，時鐘通常會在板上傳播一段較長的距離，從而更可能給其他組件帶來干擾。通常，EMI 可通過頻譜分析儀測量，如圖 1 所示。圖中，綠色信號存在一些超出紅色 FCC 屏蔽的頻率分量（300MHz…
2022-11-23 06:43:42
`請幫忙分析一下，干擾源及解決方法，不勝感激！`
2015-11-30 22:46:29
在電磁電路中的電磁兼容性很大范圍是由線路貯藏和互相連接的成分決定的。有從天線返回的相應(yīng)信號列是能放射出電磁能量的，其最主要是由于電流幅值，頻率和電流線圈的幾何面積決定的。通常,有三個主要的電磁干擾
2012-04-18 10:36:30
(FloorPlan)布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。工具為Synopsys的Astro
2020-02-12 16:07:15
時鐘偏斜是什么？偏斜是由哪些因素造成的？如何去使用Astro工具，有哪些流程？
2021-04-12 06:50:56
嗨，大家好！ 我遇到了一個問題，希望能幫助我。當(dāng)我使用chipcope分析我的設(shè)計時，我發(fā)現(xiàn)全局差分時鐘引腳與chipcope端口沒有連接，因?yàn)樗鼪]有端口與芯片內(nèi)的差分時鐘引腳相連，但它
2020-06-12 14:22:16
時鐘電路的電磁波干擾
所有會產(chǎn)生電壓頻率信號的電子組件都是潛在的電磁波干擾-Electro-Magnetic Interference, EMI-的來源這些電磁波信號將會影響如收音機(jī)電視或行
2010-03-18 10:35:42
29 防欺騙抗干擾同步時鐘時間服務(wù)器防欺騙抗干擾同步時鐘是針對當(dāng)下北斗/GPS民用信號易受到干擾、攻擊以及欺騙等特點(diǎn)，導(dǎo)致無法正常授時、定位而開發(fā)的衛(wèi)星信號安全隔離產(chǎn)品。適用于電力、運(yùn)營商、軌道交通、安防
2024-01-02 15:52:20
摘要：本文通過介紹只有雙時鐘的單片機(jī)系統(tǒng)，在多個事件需要分別定時或延時的時候，解決一個時鐘完成多個計時延時的有效方法，通過這種方法可以達(dá)到對多個被控事件統(tǒng)一自
2006-03-11 12:38:48471 
AT89C51組成的時鐘電路原理圖
我們以一個實(shí)際的時鐘電路來說明定時器的軟件編程方法，時鐘就是我們最為常見的顯示時、分、秒為單位的計時工具
2010-03-06 10:10:134044 
ASIC,ASIC是什么意思
ASIC（Application Specific Integrated Circuits）即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造
2010-03-26 17:10:277379 芯片的偏斜原因有哪些?
一、問題 在電子工業(yè)的許多領(lǐng)域，都將倒裝芯片結(jié)合到新產(chǎn)品中，呈現(xiàn)增長的規(guī)律。因此，
2010-03-27 17:08:571558 時鐘計時器元件清單時鐘計時器元件清單時鐘計時器元件清單時鐘計時器元件清單時鐘計時器元件清單
2015-11-18 17:07:3728 簡易數(shù)字
時鐘計時器DIY制作，有protues仿真和源程序 ?？梢钥纯?/div>
2015-11-20 16:45:5282 基于MATLAB的系統(tǒng)分析與設(shè)計時頻分析。
2016-01-15 16:06:1816 本文結(jié)合NCverilog，DesignCompile，Astro等ASIC設(shè)計所用到的EDA軟件，從工藝獨(dú)立性、系統(tǒng)的穩(wěn)定性、復(fù)雜性的角度對比各種ASIC的設(shè)計方法，介紹了在編碼設(shè)計、綜合設(shè)計、靜態(tài)時序分析和時序仿真等階段經(jīng)常忽視的問題以及避免的辦法，從而使得整個設(shè)計具有可控性。
2016-11-29 01:04:115074 
時鐘與計時的基本原理
2017-10-25 08:52:3318 LUCT是什么？ 第一層時鐘樹和第二層時鐘樹 時鐘樹設(shè)計及其設(shè)計方式是引起系統(tǒng)芯片性能差異的主要原因。 從歷史角度看，ASIC時鐘樹設(shè)計人員利用商用自動化工具設(shè)計時鐘樹，以確保執(zhí)行時間等性能取得預(yù)期
2018-02-10 04:45:007477 
當(dāng)時鐘開始計時，它將運(yùn)行并且繼續(xù)計秒直到它停止。當(dāng)讓它開始計時的程序停止的時候，時鐘繼續(xù)運(yùn)行。但是，你想要計時的事件可能不再有效。例如，如果程序測量輸入的等待時間，當(dāng)程序停止的時候，輸入已經(jīng)被接收。在這種情況下，當(dāng)程序停止的時候，程序?qū)⒉荒堋翱吹健笔录陌l(fā)生。
2018-04-03 15:45:4110095 AN-0983：零延遲時鐘計時技術(shù)介紹
2018-04-23 10:58:220 本文主要介紹了時鐘計時器設(shè)計與制作.
2018-06-26 08:00:0042 在低于40納米的超深亞微米VLSI設(shè)計中，時鐘樹網(wǎng)絡(luò)在電路時序收斂、功耗、PVT變異容差和串?dāng)_噪聲規(guī)避方面所起的作用要更重要得多。高性能DSP芯片會有大量關(guān)鍵時序路徑，會要求時鐘偏斜超低的全局時鐘
2018-10-02 13:53:344476 
了解新的UltraScale ASIC時鐘架構(gòu)：如何使用它，它帶來的好處以及從現(xiàn)有設(shè)計遷移的容易程度。
另請參閱如何使用時鐘向?qū)渲?b class="flag-6" style="color: red">時鐘網(wǎng)絡(luò)。
2018-11-29 06:40:003390 系統(tǒng)采用AT89C51單片機(jī)，以匯編語言為基礎(chǔ)，目的是設(shè)計一個可以用四位的數(shù)碼顯示管能夠顯示時、分的電子時鐘，電子時鐘是基于單片機(jī)的一種計時工具，單片機(jī)通過延時中斷產(chǎn)生一定的時間中斷，用秒的定義，通過計數(shù)滿60秒進(jìn)一，滿60分進(jìn)一，滿24小時清零。從而達(dá)到計時的目的，是人們生活的必要工具。
2019-01-17 08:00:0016 TimeQuest Timing Analyzer是一個功能強(qiáng)大的，ASIC-style的時序分析工具。采用工業(yè)標(biāo)準(zhǔn)--SDC(synopsys design contraints)--的約束、分析和報告方法來驗(yàn)證你的設(shè)計是否滿足時序設(shè)計的要求。
2019-11-28 07:09:001753 本文首先介紹了asic的概念，其次介紹了ASIC的特點(diǎn)，最后介紹了ASIC設(shè)計過程。
2020-04-23 10:53:457603 不大，因?yàn)樗鼈冎会槍追N信號，可能只能在一條通道上測量問題的影響。頻譜
分析儀是工程師非常信賴的
工具，用以測量和識別
干擾源。市場上有許多不同類型的頻譜
分析儀，但許多人首選電池供電的小型頻譜
分析儀，因?yàn)樗麄冃?/div>
2020-10-22 10:41:000 本文主要就對如何降低時鐘（干擾源）的干擾進(jìn)行了分析和總結(jié)，因此可以得出以下如何切斷時鐘干擾的傳播途徑的結(jié)論。
2020-09-02 16:11:095433 
的影響；但是對于10Gbps的信號，1個時鐘周期為100ps，50ps的隨機(jī)抖動對系統(tǒng)的影響是致命的。另一方面，速率提升使得通道的損耗變大，碼間干擾會變得更加嚴(yán)重。這篇文章主要針對碼間干擾的產(chǎn)生以及如何消除碼間干擾進(jìn)行分析。 碼間干擾，又稱ISI（
2020-09-11 14:58:1923309 在 PCB 設(shè)計中，您希望時鐘信號迅速到達(dá)其集成電路（ IC ）的目的地。但是，一種稱為時鐘偏斜的現(xiàn)象會導(dǎo)致時鐘信號早晚到達(dá)某些 IC 。當(dāng)然，這會導(dǎo)致各個 IC 的數(shù)據(jù)完整性不一致。 什么是時鐘
2020-09-16 22:59:021938 去年 3 月份，一款支持 5G 的全鍵盤手機(jī) Astro Slide 在 Indiegogo 平臺眾籌成功，卻由于疫情影響遲遲沒有發(fā)貨。1 月 15 日，據(jù)外媒 XDA 報道，Astro Slide 將于 2021 年 6 月正式發(fā)貨，并將于 9 月開放購買。
2021-01-20 16:20:021869 時鐘和計時IC評估套件-用戶手冊
2021-04-23 18:00:2819 5G NR 架構(gòu)要求將 PTP 用作主計時協(xié)議來為射頻單元（Radio Unit，RU）提供計時服務(wù)（請參見 5G ChangesNetwork Timing Architectures）。從運(yùn)營商
2021-05-12 16:34:026 時鐘設(shè)計方案在復(fù)雜的FPGA設(shè)計中，設(shè)計時鐘方案是一項(xiàng)具有挑戰(zhàn)性的任務(wù)。設(shè)計者需要很好地掌握目標(biāo)器件所能提供的時鐘資源及它們的限制，需要了解不同設(shè)計技術(shù)之間的權(quán)衡，并且需要很好地掌握一系列設(shè)計實(shí)踐
2021-06-17 16:34:511528 
門控時鐘的設(shè)計初衷是實(shí)現(xiàn)FPGA的低功耗設(shè)計，本文從什么是門控時鐘、門控時鐘實(shí)現(xiàn)低功耗的原理、推薦的FPGA門控時鐘實(shí)現(xiàn)這三個角度來分析門控時鐘。 一、什么是門控時鐘 門控時鐘技術(shù)（gating
2021-09-23 16:44:4712192 
1）設(shè)計任務(wù)：完成倒計時時鐘的設(shè)計。2）指標(biāo)要求（1）能夠分鐘級的倒計時，分鐘和秒顯示。（2）倒計時的起始值可以設(shè)置。（3）具有暫停和清零按鈕，倒計時結(jié)束報警。（4）供電電壓3.3V/5V。獲取
2021-11-06 11:51:0538 CDC(不同時鐘之間傳數(shù)據(jù))問題是ASIC/FPGA設(shè)計中最頭疼的問題。CDC本身又分為同步時鐘域和異步時鐘域。這里要注意，同步時鐘域是指時鐘頻率和相位具有一定關(guān)系的時鐘域，并非一定只有頻率和相位相同的時鐘才是同步時鐘域。異步時鐘域的兩個時鐘則沒有任何關(guān)系。這里假設(shè)數(shù)據(jù)由clk1傳向clk2。
2022-05-12 15:29:591334 電子發(fā)燒友網(wǎng)站提供《使用FPGA的數(shù)字時鐘（計時表）.zip》資料免費(fèi)下載
2022-11-23 10:38:365 ASIC 和FPGA芯片的內(nèi)核之間最大的不同莫過于時鐘結(jié)構(gòu)。ASIC設(shè)計需要采用諸如時鐘樹綜合、時鐘延遲匹配等方式對整個時鐘結(jié)構(gòu)進(jìn)行處理，但是 FPGA設(shè)計則完全不必。
2022-11-23 16:50:49686 
AN3988 基于STM32F4的時鐘配置工具
2022-11-24 08:32:130 電子發(fā)燒友網(wǎng)站提供《復(fù)古1980年代LED時鐘/倒數(shù)計時器.zip》資料免費(fèi)下載
2022-12-13 10:03:300 所有時鐘信號的偏斜小于1 ps。其中一些應(yīng)用包括相控陣、MIMO、雷達(dá)、電子戰(zhàn) （EW）、毫米波成像、微波成像、儀器儀表和軟件定義無線電 （SDR）。
2022-12-22 15:19:31628 
時鐘使能電路是同步設(shè)計的基本電路，在很多設(shè)計中，雖然內(nèi)部不同模塊的處理速度不同，但由于這些時鐘是同源的，可以將它們轉(zhuǎn)化為單一時鐘處理；在ASIC中可以通過STA約束讓分頻始終和源時鐘同相
2023-01-05 14:00:07949 LVDS解串器的偏斜裕量是其抖動容限的指標(biāo)。應(yīng)用筆記3821：4通道（3個數(shù)據(jù)通道加時鐘通道）LVDS串行器/解串器的偏斜裕量測量展示了一種利用串行器和LVDS互連來測量偏斜裕量的方法。本應(yīng)用筆記描述了如何僅使用解串器測量偏斜裕量。概述的過程幾乎可用于任何LVDS解串器。
2023-01-10 09:20:05583 
通過了解同步電路、時鐘傳輸和時鐘分配網(wǎng)絡(luò)，了解時鐘偏斜、它是什么及其對現(xiàn)代系統(tǒng)的影響。 現(xiàn)代數(shù)字電子產(chǎn)品設(shè)計的最大挑戰(zhàn)之一是滿足時序限制的能力。保持可預(yù)測且組織良好的邏輯操作流的一種方法是在數(shù)
2023-01-27 10:05:002273 
如何基于Astro零代碼能力，DIY開發(fā)，完成問卷、投票、信息收集、流程處理等工作，還能夠在線篩選、分析數(shù)據(jù)。實(shí)現(xiàn)一站式快速開發(fā)個性化應(yīng)用，體驗(yàn)輕松拖拽開發(fā)的樂趣。 環(huán)境準(zhǔn)備 注冊華為云賬號、實(shí)名
2023-03-24 20:31:56393 
系統(tǒng)時序設(shè)計中對時鐘信號的要求是非常嚴(yán)格的，因?yàn)槲覀兯械臅r序計算都是以恒定的時鐘信號為基準(zhǔn)。但實(shí)際中時鐘信號往往不可能總是那么完美，會出現(xiàn)抖動(Jitter)和偏移（Skew）問題。
2023-04-04 09:20:561637 電子發(fā)燒友網(wǎng)站提供《健身房倒計時的時鐘開源設(shè)計.zip》資料免費(fèi)下載
2023-06-19 15:09:450 電子發(fā)燒友網(wǎng)站提供《為新年倒計時制作的實(shí)時時鐘.zip》資料免費(fèi)下載
2023-06-19 10:19:530 時鐘是每個 FPGA 設(shè)計的核心。如果我們正確地設(shè)計時鐘架構(gòu)、沒有 CDC 問題并正確進(jìn)行約束設(shè)計，就可以減少與工具斗爭的時間。
2023-07-05 09:05:28647 
時鐘是每個 FPGA 設(shè)計的核心。如果我們正確地設(shè)計時鐘架構(gòu)、沒有 CDC 問題并正確進(jìn)行約束設(shè)計，就可以減少與工具斗爭的時間。
2023-07-12 11:17:42794 
收藏這份實(shí)用又有趣的新手指南，零基礎(chǔ)踏上華為云低代碼開發(fā)的奇妙旅程。 第Ⅱ章?Astro 輕應(yīng)用奇遇——用鼠標(biāo)「拖拽」的開發(fā) 不被編程所困，像玩拼圖一樣打造訂購系統(tǒng)！ 今天，我們用鼠標(biāo)拖拽的方式開發(fā)
2023-08-25 15:58:18192 
收藏這份實(shí)用又有趣的新手指南，零基礎(chǔ)踏上華為云低代碼開發(fā)的奇妙旅程。 第Ⅰ章?旅程的開端?發(fā)現(xiàn) Astro 輕應(yīng)用地圖 第 1 站：創(chuàng)建賬戶 首先，你需要在華為云Astro官網(wǎng)注冊專屬賬號。若已有
2023-08-25 15:58:53329 
據(jù)稱 Astro 3.0 是首款支持 View Transitions API 的主流 Web 框架?；谠撎匦?，開發(fā)者可以在頁面導(dǎo)航中輕松實(shí)現(xiàn)淡入淡出、滑動、變形，甚至持久化有狀態(tài)元素。此前只有
2023-09-01 15:15:29414 
終日專注「敲代碼」的三位華為云 Astro 平臺開發(fā)者，7 月 9 日，在華為開發(fā)者大會 2023 極客挑戰(zhàn)賽上，給學(xué)員們開上了「小灶」。 當(dāng)多數(shù)人仍糾結(jié)用哪種編程語言呈現(xiàn)數(shù)據(jù)時，管玥已利用華為
2023-09-05 22:47:47665 
SYNWIT MCU 時鐘計算應(yīng)用工具
2023-10-17 15:20:55237 
摘要：本文主要探討華為云 Astro Canvas 在數(shù)據(jù)可視化大屏開發(fā)中的應(yīng)用及效果。首先闡述 Astro Canvas 的基本概念、功能和特性說明，接著集中分析展示其在教育、金融、交通
2023-11-12 17:52:17452 
電子發(fā)燒友網(wǎng)站提供《Astro II的中文手冊.pdf》資料免費(fèi)下載
2023-11-16 09:32:010 已全部加載完成
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