電子發(fā)燒友網(wǎng)訊：目前有一種新型的轉(zhuǎn)換器接口正處于穩(wěn)步上升的階段，根據(jù)其發(fā)展形勢，將來它或許會成為首選的轉(zhuǎn)換器協(xié)議，那就是JESD204。這種接口在幾年前就已經(jīng)推出了，在經(jīng)過幾次改版之后，它變成了一個很有吸引力的高效轉(zhuǎn)換接口。隨著轉(zhuǎn)換精度和速度的增強，對更高效率的接口的需求也日益增加。

　　JESD204不但帶了來高效率，并提供了CMOS和LVDS不能滿足的速度，大小和價格等優(yōu)勢。采用JESD204的設(shè)計不但可以體會到其可以實現(xiàn)高速采樣率接口所帶來的好處。除此之外，還可以，得益于其針腳的減少，還可以降低其封裝大小，同時還可以使電路板的設(shè)計更加簡便，最重要還能降低整體成本。因為這個標(biāo)準(zhǔn)是很容易擴展的，因此它還能夠適應(yīng)未來的設(shè)計需要。自從2006年發(fā)布以來，JESD204這個標(biāo)準(zhǔn)目前已經(jīng)推出了兩個版本，現(xiàn)行的是B版本。

　　隨著這個標(biāo)準(zhǔn)逐漸被轉(zhuǎn)換器供應(yīng)商和類似FPGA制造商等用戶采用，它變得更精確，同時也添加了更多的功能，這樣又提高了它的效率和操作的簡便性。這個標(biāo)準(zhǔn)適用于ADC和DAC，其最初的目的就是做一個基本的FPGA通用接口，或者也可以與ASIC一起用。

　　什么是JESD204？

　　在2006年4月，JESD204的原始版本發(fā)布。這個標(biāo)準(zhǔn)被描述為一個轉(zhuǎn)換器和接收器（通常是FPGA或ASIC等設(shè)備）間的千兆位級的串行數(shù)據(jù)鏈接。在這個原始版本，串行數(shù)據(jù)連接定義為一個轉(zhuǎn)換器或者多轉(zhuǎn)換器和接收器之間的單獨一個串行通道。在圖一用圖形表示出來。展示的通道是M數(shù)量轉(zhuǎn)換器和利用CML驅(qū)動的差分互連接收器與接收器之間的實體界面。連接所展現(xiàn)的是轉(zhuǎn)換器和接收器之間已確定的串行數(shù)據(jù)連接。幀時鐘指定轉(zhuǎn)換器和接收器的路徑，同時給JESD204設(shè)備間的鏈接提供時鐘。

　　通道的數(shù)據(jù)速率定義在312.5Mbps到3.125Gbps之間，其負(fù)載阻抗定義在 。其差分電壓水平定義在0.72v到1.23V之間的普通模式電壓，并聲稱有著800mv的峰間電壓。

　　這個鏈接利用包含有嵌入式時鐘的8b/10b編碼器，從而就不需要額外布一條時鐘線，同時也免除了帶有高速率傳輸數(shù)據(jù)的額外時鐘信號復(fù)雜性調(diào)整的麻煩。隨著JESD204標(biāo)準(zhǔn)的逐步采用，改進這個標(biāo)準(zhǔn)去支持帶有多種轉(zhuǎn)換器的不同串行通道也就變得很有必要了，這樣也更能符合轉(zhuǎn)換器不斷增加的速度和分辨率的需要。

　　這些共識在2008年4月促進了JESD204第一個版本的推出，這也就是我們熟悉的JESD204A。這個標(biāo)準(zhǔn)的初版提供了對帶有多種轉(zhuǎn)換器的多樣串行通道的支持。通道的數(shù)據(jù)速率仍然保持在312.5Mbps到3.125Gbps之間不變，同時也保持一樣的幀時鐘和電氣接口規(guī)范。這個標(biāo)準(zhǔn)還增加了支持多樣化的串行通道的功能，這樣就能夠使帶有高采樣率和高分辨率的轉(zhuǎn)換器滿足3.125Gbps的數(shù)據(jù)速率要求。圖2展示了添加到JESD204A版本中以支持多種通道的的附加功能。

　　盡管原始版本的JESD204和改進版的JESD204A標(biāo)準(zhǔn)相對于傳統(tǒng)的接口有著更高的性能，但仍然缺少一個關(guān)鍵的要素。這個缺少的元素則是鏈接中的連續(xù)性數(shù)據(jù)的確定延遲。