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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>在寫Verilog時對時序約束的四大步驟的詳細(xì)資料說明

      在寫Verilog時對時序約束的四大步驟的詳細(xì)資料說明

      2019-08-30 | docx | 0.02 MB | 次下載 | 免費

      資料介紹

      本文檔的主要內(nèi)容詳細(xì)介紹的是在寫Verilog時對時序約束的四大步驟的詳細(xì)資料說明。

      　　時許約束四大步驟

      　　一、 時鐘

      　　二、 Input delays

      　　三、 Output delays

      　　四、 時序例外

      　　下面進(jìn)行分開講解

      　　一、時鐘：

      　　1、輸入時鐘

      　　A、輸入管腳是CLK（即直接輸入）

      　　B、輸入管腳是差分模式

      　　C、GT或恢復(fù)的時鐘

      　　2、PLL等衍生時鐘

      　　3、自己分頻的時鐘

      　　二、input delay

      　　1、系統(tǒng)同步（整個板子上的時鐘都是共用一個的，包括上游器件和FPGA的時鐘都是共用一個時鐘，即要保證器件和FPGA的時鐘保持同步，這是比較老的用法）

      　　2、源同步（時鐘和數(shù)據(jù)一起送到FPGA上來）

      　　A、SDR

      　　1）方法一：參考數(shù)據(jù)手冊

      　　2）方法二：示波器測量

      　　B、DDR

      　　1）方法一：中心對齊（示波器測量）

      　　2）方法二：邊沿對齊（示波器測量）

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