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發(fā)視頻FPGA器件的仿真驗(yàn)證和設(shè)計約束與時序分析及狀態(tài)機(jī)設(shè)計技巧詳細(xì)說明
2021-01-20 |
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資料介紹
仿真（ Simulation）即利用軟件方法，對所設(shè)計的系統(tǒng)進(jìn)行功能及時序驗(yàn)證的過程。它是設(shè)計項目成功與否的關(guān)鍵，設(shè)計的大部分時間均被用于仿真。通常，硬件系統(tǒng)的仿真分為兩種，即功能仿真和時序仿真，或稱為前仿真和后仿真。FPGA/CPLD常用的仿真軟件包括 Mentor公司的 Modelsim、Adec公司的 Active-HDL、 Cadence公司的NC-Veog和NC=WHDL、 Synopsys公司的VCS/SS及 FPGA/CPLD廠商的集成開發(fā)環(huán)境中自帶的仿真工具，如 Altera Quartus中集成的仿真軟件等
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