仿真測(cè)試1：半加器

做任何模塊前，要確定輸入輸出端口有哪些，有一個(gè)整體的概念；方便以后模塊調(diào)用；

2023-10-10 標(biāo)簽：EDA工具仿真器RTL 1536 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)—計(jì)數(shù)器

在數(shù)字系統(tǒng)中，使用得最多的時(shí)序電路差不多就是計(jì)數(shù)器了。計(jì)數(shù)器不僅能夠用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖、產(chǎn)生脈沖序列以及進(jìn)行數(shù)字運(yùn)算等等。

2023-10-09 標(biāo)簽：計(jì)數(shù)器時(shí)序電路RTL 1361 0

JK觸發(fā)器與T觸發(fā)器的Verilog代碼實(shí)現(xiàn)和RTL電路實(shí)現(xiàn)

JK 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

2023-10-09 標(biāo)簽：RTLJK觸發(fā)器觸發(fā)器 4781 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（5）譯碼器

前面講完了編碼器，其實(shí)不知不覺(jué)地，也順便把譯碼器也講了，畢竟，二者是一個(gè)相反操作的過(guò)程，類似于加減，前進(jìn)與后退，調(diào)制與解調(diào)，F(xiàn)FT 和 IFFT 等等。

2023-10-09 標(biāo)簽：二進(jìn)制LED驅(qū)動(dòng)譯碼器 2043 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（4）編碼器

在近代戰(zhàn)爭(zhēng)中，軍事信息傳遞，例如通過(guò)發(fā)電報(bào)的方式，電報(bào)信息難免被敵方截獲，而我們又不得不通過(guò)發(fā)電報(bào)傳輸信息（喲，都近代了，就別飛鴿傳書(shū)了），所以發(fā)送方需...

2023-10-09 標(biāo)簽：編碼器RTLLUT 2405 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（3）選擇器

在數(shù)字信號(hào)的傳輸過(guò)程中，有時(shí)需要從一組輸入數(shù)據(jù)中選出某一個(gè)來(lái)，比如輸入有 “A、B、C、D” 四個(gè)數(shù)據(jù)，那么我們想要哪個(gè)字母輸出，就可以設(shè)置哪個(gè)字母輸出

2023-10-09 標(biāo)簽：邏輯電路RTL數(shù)據(jù)選擇器 3708 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（2）比較器

在數(shù)字系統(tǒng)中，總是需要對(duì)一些數(shù)據(jù)進(jìn)行比較，比較兩個(gè)數(shù)值甚至多個(gè)數(shù)值的大小，然后進(jìn)行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應(yīng)運(yùn)而生。

2023-10-09 標(biāo)簽：邏輯電路比較器二進(jìn)制 3262 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（1）加法器

加法器是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是 CPU 中 ALU 的核心部件（全加器）。

2023-10-09 標(biāo)簽：加法器RTL半加器 2444 0

如何使用Verilog語(yǔ)言進(jìn)行仿真驗(yàn)證

仿真驗(yàn)證主要作用是搭建一個(gè)測(cè)試平臺(tái)，測(cè)試和驗(yàn)證程序設(shè)計(jì)的正確性，驗(yàn)證設(shè)計(jì)是否實(shí)現(xiàn)了我們所預(yù)期的功能。其結(jié)構(gòu)如下圖所示。

2023-10-02 標(biāo)簽：仿真驗(yàn)證HDL語(yǔ)言Verilog設(shè)計(jì) 1777 0

IC設(shè)計(jì)之Verilog代碼規(guī)范

Verilog規(guī)范對(duì)于一個(gè)好的IC設(shè)計(jì)至關(guān)重要。

2023-08-17 標(biāo)簽：IC設(shè)計(jì)Verilog程序 1463 0