UCIe生態(tài)正在完善，Chiplet騰飛指日可待
感謝《半導(dǎo)體行業(yè)觀察》對(duì)新思科技的關(guān)注 Chiplet是摩爾定律放緩情況下，持續(xù)提高SoC高集成度和算力的重要途徑。目前業(yè)內(nèi)已有多家企業(yè)發(fā)布了基于Chiplet技術(shù)的芯片，Chiplet儼然已成為各芯片廠商進(jìn)入下一個(gè)關(guān)鍵創(chuàng)新階段并打破功率-性能-面積（PPA）天花板的一個(gè)絕佳技術(shù)選擇。 采用Chiplet的方式，可將不同功能的芯片通過(guò)2D或2.5D/3D的封裝方式組裝在一起，并可以以異構(gòu)的方式在不同工藝節(jié)點(diǎn)上制造，但是到目前為止，實(shí)現(xiàn)Chiplet架構(gòu)一直非常困難。為了做到這一點(diǎn)，采用這一技術(shù)的早期廠商已將單片式芯片設(shè)計(jì)方法應(yīng)用于內(nèi)部定義的設(shè)計(jì)與驗(yàn)證流程，并開發(fā)了自己的接口技術(shù)。但是，非聚合裸片市場(chǎng)（即具備類似即插即用的靈活性及互操作性）的發(fā)展離不開行業(yè)標(biāo)準(zhǔn)和生態(tài)系統(tǒng)。通用Chiplet互連技術(shù)（UCIe）規(guī)范可以實(shí)現(xiàn)Chiplet的可定制與封裝級(jí)集成，可以說(shuō)是Chiplet發(fā)展前路的一大助推劑，UCIe正在幫助我們迅速緊跟這種面向先進(jìn)應(yīng)用的全新設(shè)計(jì)方式。
Chiplet技術(shù)為何騰飛？
隨著對(duì)芯片性能的要求日益提高，需要在更小的空間里集成更多的晶體管，SoC的尺寸正在接近芯片制造的上限。傳統(tǒng)的單片SoC變得太大且成本過(guò)高，無(wú)法通過(guò)先進(jìn)設(shè)計(jì)進(jìn)行生產(chǎn)，并且良率風(fēng)險(xiǎn)也隨之攀升。而Chiplet技術(shù)將SoC組件分開制造，再封裝到一起，則可以降低成本，減少浪費(fèi)，并大大改善可靠性。 除了在不同工藝節(jié)點(diǎn)支持最適合特定功能的不同組件外，Chiplet架構(gòu)還允許將數(shù)字、模擬或高頻工藝的不同裸片集成到一起，還可以在設(shè)計(jì)中加入高度密集的3D內(nèi)存陣列，即高帶寬內(nèi)存（HBM）。 假設(shè)您需要開發(fā)一部設(shè)備，該設(shè)備的I/O接口（如以太網(wǎng)接口等）可能并不需要最前沿的工藝。按照Chiplet技術(shù)的思路，您可以在一個(gè)細(xì)化的層面以“形式遵循功能”的思路優(yōu)化PPA，如果在不同的設(shè)備上使用的I/O子系統(tǒng)是一樣的，還可以一次性制造所有I/O接口，從而借助生產(chǎn)規(guī)模獲得更低成本。相比之下，如果整個(gè)SoC都位于同一裸片上，無(wú)論功能如何，I/O接口都要與您最先進(jìn)的功能采用相同的工藝，除了制作成本增加外，一旦設(shè)計(jì)中的某個(gè)組件出現(xiàn)故障，就會(huì)導(dǎo)致整體失效。 規(guī)模和模塊化所帶來(lái)的靈活性，也將幫助您應(yīng)對(duì)不斷縮小的上市時(shí)間窗口。具有標(biāo)準(zhǔn)功能的裸片可以混合并匹配，即獲得一種硬IP，從而讓您的工程人才專注于設(shè)計(jì)的差異化因素，以加快產(chǎn)品上市速度。 雖然上面的方式聽起來(lái)十分理想，但各個(gè)獨(dú)立的裸片在帶寬、互操作性和數(shù)據(jù)完整性方面具有很大差異，目前只有那些擁有足夠資源來(lái)支持裸片間定制互連開發(fā)的大公司才會(huì)采用這種技術(shù)。但是隨著這種更前沿設(shè)計(jì)方法的普及，裸片間的互連在本質(zhì)上已經(jīng)與互操作性相抵觸。 盡管存在這些挑戰(zhàn)，預(yù)計(jì)到2024年，Chiplet市場(chǎng)的規(guī)模將增長(zhǎng)至500億美元；而UCIe則是這一增長(zhǎng)的關(guān)鍵推動(dòng)力。UCle為何成為
Chiplet設(shè)計(jì)的首選標(biāo)準(zhǔn)？
其實(shí)為了應(yīng)對(duì)Chiplet設(shè)計(jì)中所面臨的挑戰(zhàn)，行業(yè)出現(xiàn)了幾種不同的標(biāo)準(zhǔn)。但是UCIe是唯一具有完整裸片間接口堆棧的標(biāo)準(zhǔn)，其他標(biāo)準(zhǔn)都沒(méi)有為協(xié)議棧提供完整裸片間接口的全面規(guī)范，大多僅關(guān)注在特定層。而且UCIe支持2D、2.5D和橋接封裝，預(yù)計(jì)未來(lái)還會(huì)支持3D封裝。 UCIe不僅能滿足大部分每引腳8Gbps至16Gbps的設(shè)計(jì)，還能滿足從網(wǎng)絡(luò)到超大規(guī)模數(shù)據(jù)中心等高帶寬應(yīng)用中每引腳32Gbps的設(shè)計(jì)；換言之，該標(biāo)準(zhǔn)將滿足當(dāng)前和未來(lái)的帶寬發(fā)展。UCIe有兩種不同的封裝類型：-
用于先進(jìn)封裝的UCIe，如硅襯墊、硅橋或再分配層（RDL）扇出
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用于標(biāo)準(zhǔn)封裝的UCIe，如有機(jī)襯底或?qū)訅喊?/span>
UCIe堆棧本身?yè)碛腥龑樱?/span>
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最上端的協(xié)議層通過(guò)基于流量控制單元（FLIT）的協(xié)議實(shí)現(xiàn)，確保最大效率和降低延遲，支持最流行的協(xié)議，包括PCI Express（PCIe）、Compute Express Link（CXL）和/或用戶定義的流協(xié)議。
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第二層用于對(duì)協(xié)議進(jìn)行仲裁與協(xié)商，以及通過(guò)裸片間適配器進(jìn)行連接管理。基于循環(huán)冗余檢查（CRC）和重試機(jī)制，該層還包括可選的錯(cuò)誤糾正功能。
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第三層為物理層（PHY），規(guī)定了與封裝介質(zhì)的電氣接口，是電氣模擬前端（AFE）、發(fā)射器和接收器以及邊帶通道允許兩個(gè)裸片之間進(jìn)行參數(shù)交換與協(xié)商的層級(jí)。邏輯PHY實(shí)現(xiàn)了連接初始化、訓(xùn)練和校準(zhǔn)算法，以及測(cè)試和修復(fù)功能。
▲圖：UCIe協(xié)議棧示意圖
EDA廠商推動(dòng)UCle的發(fā)展
作為EDA和IP解決方案的領(lǐng)導(dǎo)者，新思科技已成為UCIe的成員之一，我們期待著未來(lái)對(duì)UCIe規(guī)范做出貢獻(xiàn)，與廣大UCIe的支持者們積極推動(dòng)構(gòu)建健康的UCIe生態(tài)系統(tǒng)。為了簡(jiǎn)化UCIe設(shè)計(jì)路徑，新思科技推出了完整的UCIe設(shè)計(jì)解決方案，包括PHY、控制器和驗(yàn)證IP（VIP）：-
PHY──支持標(biāo)準(zhǔn)和高級(jí)封裝選項(xiàng)，可采用先進(jìn)的FinFET工藝，獲得高帶寬、低功耗和低延遲的裸片間連接。
- 控制器IP──支持PCIe、CXL和其它廣泛應(yīng)用的協(xié)議，用于延遲優(yōu)化的片上網(wǎng)絡(luò)（NoC）間連接及流協(xié)議；例如與CXS接口和AXI接口的橋接。
- VIP──支持全棧各層的待測(cè)設(shè)計(jì)（DUT）；包括帶有/不帶有PCIe/CXL協(xié)議棧的測(cè)試平臺(tái)接口、用于邊帶服務(wù)請(qǐng)求的應(yīng)用編程接口（API），以及用于流量生成的API。協(xié)議檢查和功能覆蓋位于每個(gè)堆棧層和信令接口，實(shí)現(xiàn)了可擴(kuò)展的架構(gòu)和新思科技定義的互操作性測(cè)試套件。
在摩爾定律逼近極限的今天，Chiplet的發(fā)展已是大勢(shì)所趨，不過(guò)其前路仍然面臨著不少挑戰(zhàn)，需要產(chǎn)業(yè)界各個(gè)產(chǎn)業(yè)鏈的廠商支持，才能最終迎來(lái)其發(fā)展騰飛。
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