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全網(wǎng)最實(shí)用的Verdi教程1

Verdi是一個(gè)功能強(qiáng)大的debug工具，可以配合不同的仿真軟件進(jìn)行debug，很多企業(yè)常用VCS+Verdi或者Xcelium/xrun+Verdi的...

2023-05-05 標(biāo)簽：VCS Verdi 芯片驗(yàn)證 1.7萬(wàn) 0

VCS編譯選項(xiàng)：-y及+libext+

VCS是一款常見(jiàn)的Verilog編譯工具，它提供很多編譯選項(xiàng)來(lái)控制編譯過(guò)程及其輸出。本文主要介紹以下兩個(gè)編譯選項(xiàng)。

2023-05-29 標(biāo)簽：模塊 Verilog VCS 1.2萬(wàn) 0

基于linux系統(tǒng)實(shí)現(xiàn)的vivado調(diào)用VCS仿真教程

在linux系統(tǒng)上實(shí)現(xiàn)vivado調(diào)用VCS仿真教程作用：vivado調(diào)用VCS仿真可以加快工程的仿真和調(diào)試，提高效率。前期準(zhǔn)備：確認(rèn)安裝vivad...

2018-07-05 標(biāo)簽：linux系統(tǒng)vcs vivado 1.1萬(wàn) 1

簡(jiǎn)單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進(jìn)行數(shù)據(jù)和指令傳輸。如果有多個(gè)設(shè)備需要使用AXI協(xié)議對(duì)AXI接口的BRAM進(jìn)行讀...

2023-06-19 標(biāo)簽：控制器 RTL VCS 1.0萬(wàn) 0

vcs學(xué)習(xí)筆記(常用選項(xiàng)/仿真流程/代碼覆蓋率/綜合后仿真/圖一樂(lè)技巧)

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2022-05-23 標(biāo)簽：Linux 仿真器 Verilog 9691 0

vcs和verdi的調(diào)試及聯(lián)合仿真案例

若想用Verdi觀察波形，需要在仿真時(shí)生成fsdb文件，而fsdb在vcs或者modelsim中的生成是通過(guò)兩個(gè)系統(tǒng)調(diào)用$fsdbDumpfile $f...

2020-09-22 標(biāo)簽：服務(wù)器波形 VCS 8622 0

全網(wǎng)最實(shí)用的Verdi教程2

Verdi是一個(gè)功能強(qiáng)大的debug工具，可以配合不同的仿真軟件進(jìn)行debug，很多企業(yè)常用VCS+Verdi或者Xcelium/xrun+Verdi的...

2023-05-05 標(biāo)簽：VCS Verdi 芯片驗(yàn)證 8535 0

啟用負(fù)時(shí)序檢查的步驟

檢查時(shí)序窗口的穩(wěn)定性，包括：setup、hold、setuphold、recovery、removal和recrem。

2022-10-19 標(biāo)簽：寄存器 VCS 時(shí)鐘信號(hào) 6666 0

如何用vcs+verdi仿真Verilog文件并查看波形呢？

我們以一個(gè)簡(jiǎn)單的加法器為例，來(lái)看下如何用vcs+verdi仿真Verilog文件并查看波形。

2023-05-08 標(biāo)簽：Verilog 加法器 VCS 6423 0

以xa-vcs為例如何進(jìn)行cosim仿真驗(yàn)證？

**1 ** 層級(jí)關(guān)系曾經(jīng)我一直認(rèn)為cosim最頂層必須是一個(gè)數(shù)字頂層，其實(shí)不然。具體使用哪個(gè)做頂層要看項(xiàng)目，以數(shù)字為頂層的好處是，模擬仿真的結(jié)果都轉(zhuǎn)...

2023-10-31 標(biāo)簽：EDA工具加法器電平轉(zhuǎn)換 4084 0

vcs和xrun搭配uvm1.1/uvm1.2版本庫(kù)的使用情況

我們?cè)陧?xiàng)目中有時(shí)候需要使用不同的UVM版本庫(kù)進(jìn)行仿真，有時(shí)候還會(huì)在不同的仿真器之間進(jìn)行切換，本文簡(jiǎn)單總結(jié)了一下vcs和xrun搭配uvm1.1/uvm1...

2023-10-27 標(biāo)簽：仿真器 UVM VCS 4051 0

Verdi環(huán)境配置、生成波形的方法

Verdi是一個(gè)功能強(qiáng)大的debug工具，可以配合不同的仿真軟件進(jìn)行debug，很多企業(yè)常用的就是VCS+Verdi或或者Xcelium(xrun)+V...

2023-05-29 標(biāo)簽：IC設(shè)計(jì)EDA工具 VCS 3835 0

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說(shuō)明了，在電路中信號(hào)的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog 時(shí)序電路 VCS 3794 0

淺談VCS的兩種仿真flow

幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...

2023-01-10 標(biāo)簽：仿真 Verilog vhdl 3730 0

VCS仿真軟件的基本使用方式

在之前的博文中談到過(guò)GVIM編輯器中可以通過(guò)調(diào)用模板來(lái)生成重復(fù)性代碼，但沒(méi)有介紹自定義模板的方式。

2022-08-10 標(biāo)簽：VCS 代碼仿真軟件 3718 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計(jì)過(guò)程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標(biāo)簽：FIR Verilog VCS 3577 0

VCS/XRUN如何創(chuàng)建一個(gè)非UVM的簡(jiǎn)單仿真環(huán)境？

設(shè)計(jì)碼完代碼后，有時(shí)候想簡(jiǎn)單調(diào)試一下基本的通路，此時(shí)還沒(méi)有驗(yàn)證資源進(jìn)來(lái)，可以仿照modesim仿真的方法，創(chuàng)建一個(gè).v/.sv的頂層，里面例化DUT，里...

2023-05-12 標(biāo)簽：仿真 UVM VCS 3365 0

用VCS跑simulation hang住了該怎么辦？

遇到此類(lèi)問(wèn)題，我第一個(gè)想到的是去打印一些log看看，比如設(shè)置定時(shí)打印，調(diào)高UVM打印級(jí)別等。

2023-05-10 標(biāo)簽：TCL VCS Verdi 3264 0

介紹SystemVerilog幾種常用的調(diào)試功能

可視化調(diào)試主要分為Post-process和Interactive這兩種模式?？梢暬{(diào)試工具是工程師在定位代碼問(wèn)題時(shí)的有力工具，也是現(xiàn)在驗(yàn)證工程師主流的...

2023-01-09 標(biāo)簽：EDA工具 VCS DUT 3164 0

如何對(duì)Verilog/SystemVerilog代碼加密

os模塊中的system()函數(shù)接受一個(gè)字符串參數(shù)，其中包含要執(zhí)行的命令。在21-22行中，line為字符串變量，和前面雙引號(hào)中的linux命令拼接在一...

2024-01-15 標(biāo)簽：Verilog 字符串 VCS 3001 0

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Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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