1 Deterministic Latency
很多JESD204的系統(tǒng)包含多種多樣的數(shù)據(jù)處理單元，并且他們處于不同的時(shí)鐘域中，所以將導(dǎo)致無(wú)法確定的延遲。這些延遲將在鏈路層上電、斷電、復(fù)位時(shí)產(chǎn)生隨機(jī)的延遲。JESD204A沒(méi)有提供處理接口延遲的方法，而在JESD204B中提供了兩種機(jī)制（Subclass 1、Subclass 2）去解決延遲不定的問(wèn)題。

數(shù)據(jù)鏈延遲定義為：并行的數(shù)據(jù)幀放到TX device 到并行的數(shù)據(jù)幀從RX device輸出的時(shí)間差，這個(gè)時(shí)間差由frame clock 計(jì)算。延遲以frame clock為單位，并且越小越好，同時(shí)必須在系統(tǒng)上電、斷電以及重新同步時(shí)，提供輔助的時(shí)間信息來(lái)滿足輸入的要求。

確定的數(shù)據(jù)鏈路延遲需要2個(gè)要求：

1． 在TX device，ILA(initial lane alignment)必須保持所有的lanes同時(shí)啟動(dòng)，啟動(dòng)的時(shí)間為SYNC上升沿后的LMFC的第一個(gè)邊沿或者是設(shè)定好的LMFC周期。

2． 在RXdevice，輸入的數(shù)據(jù)必須緩存以消除TX SERDES lanes、物理通道、RX SREDES lanes帶來(lái)的延遲。 數(shù)據(jù)在LMFC的邊沿可以進(jìn)行釋放。

TX device的發(fā)送和和RX device 緩存的釋放都會(huì)與LMFC對(duì)齊，因此固定的數(shù)據(jù)延遲決定于發(fā)送端與接收端LMCF的對(duì)齊程度。

為了更好的實(shí)現(xiàn)固定延遲的協(xié)議，需要注意以下兩點(diǎn)：

1、 LFMC的周期必須大于數(shù)據(jù)鏈路的延遲。

2、 RX device的緩存區(qū)的緩存數(shù)據(jù)的時(shí)間必須大于數(shù)據(jù)鏈路的延遲。

3、 緩存區(qū)的大小在1到K之間。

以上3點(diǎn)是為了保證在RX緩存區(qū)釋放數(shù)據(jù)時(shí)，所有的數(shù)據(jù)的發(fā)送數(shù)據(jù)都已經(jīng)到達(dá)RX device。

最終的數(shù)據(jù)鏈的延遲將等于緩存區(qū)的大小*Tf。

1.1 EXAMPLE Implementation of deterministiclatency in RX devices
要保證JESD204B數(shù)據(jù)鏈路的固定延遲，要求RXdevice在LFMC邊沿到來(lái)之前可以緩存所有l(wèi)anes上的ILA或者數(shù)據(jù)，但是釋放緩存區(qū)的數(shù)據(jù)必須保證以下幾個(gè)要求：

所有的lines上的數(shù)據(jù)必須有效，

如果RX buffers收到ILA序列，則認(rèn)為數(shù)據(jù)的是有效的。

如果RX buffer沒(méi)有收到ILA序列，RX buffer將在ILA序列發(fā)完后從新存儲(chǔ)數(shù)據(jù)，并且buffer會(huì)在4個(gè)multiframe clock釋放，因?yàn)橐粋€(gè)ILA（啟動(dòng)序列）的長(zhǎng)讀為4。

數(shù)據(jù)鏈路層的的延遲可以表示為：Delay_link = △T_LMFC = TX_delay + Lane_delay + RX_delay.

1.2 No Support for Determisitic Latency(Device Subclass 0) (Informative)
Subclass 0 是為了向JESD204A兼容，所有沒(méi)有固定延遲的功能。

1.3 Deterministic Latency Using SYSREF (DeviceSubclass 1)
在Subclass 1中，TX與RXdevice的通過(guò)用device clock抓取SYSREF信號(hào)的上升沿對(duì)齊LMFC，所以高精度的SYSREF和device clock將可以使系統(tǒng)延遲的最小化，建議用TX或者RX的device clock生成SYSREF信號(hào)（不是必須的）！

由于SYSREF信號(hào)的模式多樣（periodic，one-shot(strobe-type,”gapped”periodic)），所以時(shí)鐘生成器也許無(wú)法生成所有類型的SYSREF。同時(shí)為了適應(yīng)系統(tǒng)，SYSREF可以關(guān)掉在正常的模式下，Subclss I必須滿足以下要求：

RX Logic Devices必須有能力發(fā)出生成SYSREF信號(hào)的請(qǐng)求，時(shí)鐘生成模塊在接收到請(qǐng)求后，可以生成一個(gè)或者多個(gè)SYSREF脈沖給所有系統(tǒng)中的devices。如果使能，“generate SYSREF”請(qǐng)求信號(hào)可以在鏈路層發(fā)出重新同步的請(qǐng)求后的任何時(shí)間發(fā)出。

TX Logic Devices必須有能力發(fā)出生成SYSREF信號(hào)的請(qǐng)求，時(shí)鐘生成模塊在接收到請(qǐng)求后，可以生成一個(gè)或者多個(gè)SYSREF脈沖給所有系統(tǒng)中的devices。如果使能，“generate SYSREF”請(qǐng)求信號(hào)可以在鏈路層發(fā)出重新同步的請(qǐng)求后的任何時(shí)間發(fā)出。

TX和RXdevices必須有能力決定是否在下一個(gè)SYSREF的上升沿來(lái)臨時(shí)進(jìn)行frame&multiframe clock的對(duì)齊，具體的實(shí)現(xiàn)決定于device，但是要滿足下列3個(gè)要求:

每一個(gè)被device捕獲SYSREF脈沖都必須用于是否判斷是否需要進(jìn)行LMFC和frameclock的對(duì)齊。

Device可以通過(guò)來(lái)自引腳或者控制接口的命令決定在下一個(gè)SYSREF的脈沖是否要進(jìn)行LMFC和Local frame clock的對(duì)齊。

Device可以通過(guò)來(lái)自引腳或者控制接口的命令去忽略以后所有的SYSREF脈沖信號(hào)。

NOTE：

對(duì)于Subclass 1devices，LMFC和Frame Clock的對(duì)齊于SYSREF只在device啟動(dòng)、鏈路傳輸失敗、請(qǐng)求重新同步這3種情況下才是必須的，（也就是說(shuō)在正常的數(shù)據(jù)傳送情況下，LMFC和Frame Clock與SYSREF對(duì)齊一次就可以了）。

TX&RX devices必須給出device clock抓取SYSREF時(shí)，device clock的上升沿到LMFC上升沿的延遲。

1.4 EXAMPLE LMFC adjustment for deterministiclatency equal to multiframe period
延遲為一個(gè)multiframe的情況下，fifo的深度必須為K，同時(shí)要求fifo在multiframe clock的時(shí)鐘邊沿釋放。

在圖32中，TX和RXdevices有相同的抓取SYSREF信號(hào)的deviceclock上升沿與LMFC上升沿的延遲。保證了LMFC在TX和RX的一致。