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      標(biāo)簽　>　Verilog

      Verilog

      +關(guān)注28人關(guān)注

      Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：693個(gè) 視頻：652個(gè) 瀏覽：110074次 帖子：927個(gè)

      verilog技術(shù)

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      VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language，誕生于19...

      2018-03-23 標(biāo)簽：verilogvhdl 12.4萬(wàn) 0

      verilog語(yǔ)言基本語(yǔ)句_verilog語(yǔ)言詞匯大全

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      Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為...

      2018-03-23 標(biāo)簽：verilogverilog語(yǔ)言 9.5萬(wàn) 1

      verilog是什么_verilog的用途和特征是什么

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      2017-02-11 標(biāo)簽：verilog 2.3萬(wàn) 0

      告訴你真正的verilog執(zhí)行順序，糾正你的思路偏差

      同時(shí)大家要明白verilog不是不能實(shí)現(xiàn)順序執(zhí)行，而是實(shí)現(xiàn)順序執(zhí)行并不像語(yǔ)法那么直觀(guān)，最簡(jiǎn)單的順序執(zhí)行方法就是用狀態(tài)機(jī)去控制每一個(gè)寄存器的跳變，C/C...

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      2018-03-16 標(biāo)簽：Verilog 2.2萬(wàn) 0

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      2018-06-18 標(biāo)簽：FPGAverilog 2.0萬(wàn) 0

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      verilog資料下載

      Verilog HDL入門(mén)教程(華為絕密資料)立即下載

      類(lèi)別：Allegro 2010-04-02 標(biāo)簽：HDVerilog 6092 0

      verilog教程 -下載立即下載

      類(lèi)別：FPGA/ASIC 2009-01-18 標(biāo)簽：verilog 4634 26

      Verilog HDL入門(mén)教程立即下載

      類(lèi)別：FPGA/ASIC 2019-02-11 標(biāo)簽：FPGAVerilogHDL 3135 1

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      verilog資訊

      FPGA核心知識(shí)詳解（2）：FPGA入門(mén)書(shū)籍推薦篇

      電子發(fā)燒友網(wǎng)核心提示 ：對(duì)于FPGA初學(xué)者而言，正確的入門(mén)參考書(shū)籍對(duì)其至關(guān)重要。應(yīng)廣大FPGA初學(xué)者和愛(ài)好者要求，電子發(fā)燒友網(wǎng)編輯根據(jù)多名在FPGA領(lǐng)域...

      2012-11-29 標(biāo)簽：FPGASOPCVerilog 7.0萬(wàn) 13

      Verilog中的二維數(shù)組說(shuō)明

      Verilog中提供了兩維數(shù)組來(lái)幫助我們建立內(nèi)存的行為模型。具體來(lái)說(shuō)，就是可以將內(nèi)存宣稱(chēng)為一個(gè)reg類(lèi)型的數(shù)組，這個(gè)數(shù)組中的任何一個(gè)單元都可以通過(guò)一個(gè)下...

      2020-09-28 標(biāo)簽：Verilog數(shù)組 3.1萬(wàn) 0

      什么是狀態(tài)機(jī) 狀態(tài)機(jī)的描述三種方法

      狀態(tài)機(jī) 1、狀態(tài)機(jī)是許多數(shù)字系統(tǒng)的核心部件，是一類(lèi)重要的時(shí)序邏輯電路。通常包括三個(gè)部分：一是下一個(gè)狀態(tài)的邏輯電路，二是存儲(chǔ)狀態(tài)機(jī)當(dāng)前狀態(tài)的時(shí)序邏輯電路，...

      2020-11-16 標(biāo)簽：邏輯電路Verilog觸發(fā)器 2.7萬(wàn) 0

      這才是學(xué)習(xí)FPGA的正確路徑

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      2016-06-07 標(biāo)簽：FPGAVerilog可編程邏輯門(mén)陣列 1.7萬(wàn) 2

      不同情況下，在Verilog中什么時(shí)候用wire，什么時(shí)候用reg

      不同情況下，在Verilog中什么時(shí)候用wire，什么時(shí)候用reg

      在Verilog中何時(shí)用wire，何時(shí)用reg？ Verilog HDL中的變量可以定義為wire型和reg型，這兩種類(lèi)型的變量在定義時(shí)要設(shè)置位寬，缺省...

      2020-09-28 標(biāo)簽：VerilogRegWire 1.4萬(wàn) 0

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      Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱(chēng)為模塊。Verilo...

      2019-03-08 標(biāo)簽：Verilog語(yǔ)法 1.3萬(wàn) 0

      比較Verilog中Wire和Reg的不同之處

      wire 和reg是Verilog程序里的常見(jiàn)的兩種變量類(lèi)型，他們都是構(gòu)成verilog程序邏輯最基本的元素。正確掌握兩者的使用方法是寫(xiě)好verilog...

      2020-03-08 標(biāo)簽：寄存器verilog 1.2萬(wàn) 0

      VHDL和Verilog中數(shù)組定義、初始化、賦值方法

      方法：實(shí)際應(yīng)用里，通常需要在上電復(fù)位過(guò)程中對(duì)變量進(jìn)行初始化，如果數(shù)組個(gè)數(shù)少時(shí)，直接賦初始值即可，但是數(shù)組個(gè)數(shù)多時(shí)，可以用循環(huán)實(shí)現(xiàn)賦值,通常的循環(huán)語(yǔ)句有F...

      2022-09-23 標(biāo)簽：Verilogvhdl數(shù)組 1.1萬(wàn) 0

      如何利用SystemVerilog仿真生成隨機(jī)數(shù)

      如何利用SystemVerilog仿真生成隨機(jī)數(shù)

      采用SystemVerilog進(jìn)行仿真則更容易生成隨機(jī)數(shù)，而且對(duì)隨機(jī)數(shù)具有更強(qiáng)的可控性。對(duì)于隨機(jī)變量，在SystemVerilog中可通過(guò)rand或ra...

      2021-10-30 標(biāo)簽：仿真VerilogSystem 1.1萬(wàn) 0

      推薦一款網(wǎng)頁(yè)版的Verilog代碼編輯仿真驗(yàn)證平臺(tái)

      打開(kāi)后的界面如下圖所示，全英文顯示。如果感覺(jué)自己的英文水平欠佳，可以使用谷歌瀏覽器打開(kāi)該網(wǎng)頁(yè)，并選擇在線(xiàn)翻譯功能，翻譯的正確率還是很高的。

      2022-09-19 標(biāo)簽：fpgaVerilogHDL 1.1萬(wàn) 0

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      verilog數(shù)據(jù)手冊(cè)

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        Altium Designer
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      • FPGA芯片
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        +關(guān)注
        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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      • FPGA開(kāi)發(fā)板
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        FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線(xiàn)束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
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        +關(guān)注
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        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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        +關(guān)注
        　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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      • 面包板
        面包板
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        面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        特性阻抗
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        特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線(xiàn)傳輸中的概念。特性阻抗是射頻傳輸線(xiàn)影響無(wú)線(xiàn)電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • AXI
        AXI
        +關(guān)注
        AXI是一種總線(xiàn)協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪(fǎng)問(wèn)和亂序訪(fǎng)問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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        +關(guān)注
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        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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